A low-power packet-switched Network-on-Chip (NoC) is designed with hierarchical star topology and implemented in real silicon for possible application to high-performance SoCs. This dissertation presents how to obtain low power consumption in NoC while the whole NoC design process is covered from the architecture decision to the system demonstration.
First, a performance and cost oriented topology exploration is performed. The evaluated topologies include not only flat topologies such as a bus, mesh, star and point-to-point but also sixteen hierarchical and heterogeneous topologies. The evaluation method uses technology-independent analytical models with implementation-based physical parameters.
Second, the detail network architecture such as switching method, packet synchronization, link serialization, protocol and buffering schemes are analyzed with special emphasis on low power consumption. The implemented chip contains two RISC processors for multiprocessor emulation, two 64kb SRAMs, an on-chip FPGA, an off-chip gateway for interfacing to outer network, three 4kb SRAMs for peripheral logic emulation, 1.6GHz PLL for internal clock generation, and on-chip networks connecting those processing units. On-chip network channel is serialized from 80bits onto 8bits to reduce the network area and complexity of the network. Source-synchronous signaling enables plesiochronous communications between processing units running at different clock frequencies. Low-power consumption is achieved by adopting various techniques such as lower swing signaling on a global link, Mux-Tree based round-robin scheduler in a router, crossbar partial activation, low-energy serial-link coding and clock frequency scaling. The chip consumes less than 160mW and the on-chip network consumes less than 51mW delivering 11.2GB/s aggregated network bandwidth. The power consumption per bandwidth is a ninth of the previous study. The 5x5㎟ chip is fabricated with 0.18μm CMOS process and a system evaluation board demonstrated on multimedia applications successfully. Multiple NoCs are integrated in a single BGA package to organize Networks-in-Package (NiP) for large scalable systems with low-cost.
패킷-스위칭 네트워크-온-칩 (NoC)이 고성능 SoC를 위해 저전력으로 설계되었고 실리콘 공정으로 제작되었다. 본 연구는 NoC 구조 결정에서부터 시스템 시연까지 전체적인 NoC설계 방법에 대한 것이다.
우선 Topology 결정을 위하여 성능 및 전력, 면적에 관한 비교 분석을 하였다. 버스, Mesh, Star, Point-to-point 와 같은 Basic topology뿐 아니라, 이 Basic Topology들로 구성된 Hierarchical / Heterogeneous Topology에 대해서도 비교를 하였다.
둘째로 NoC 구조 및 구성 요소에 관하여는 Switching방법, 패킷 동기화, 통신선 직렬화, 프로토콜 그리고 Buffering 방법 등을 분석하였다.
제작된 칩은 Multiprocessor의 에뮬레이션을 위한 두 개의 RISC 프로세서와 두 개의 64kbit SRAM, 온-칩-FPGA, 칩-외부-네트워크와의 연결을 위한 Off-chip-Gateway, Peripheral logic의 에뮬레이션을 위한 3개의 4kbit SRAM, 1.6GHz의 PLL, 그리고 이들간의 통신수단으로서 온-칩-네트워크가 집적되었다. 이 온-칩-네트워크의 채널은 온-칩 면적과 복잡도를 획기적으로 줄이기 위해 80bit에서 8bit으로 직렬화되었다. 또한 서로 다른 Clock 주파수로 동작하는 여러 온-칩-유닛 사이의 Plesiochronous 통신을 위해 Source-synchronous signaling을 사용하고 있다. 본 논문에서는 다음과 같은 온-칩-네트워크에서의 여러 저전력 기술을 제안 및 응용하였다. 채널의 Low-swing signaling, Mux-Tree방식의 Round-robin 스케쥴러, 크로스바 부분 활성화 기술, 직렬통신에서의 저전력 채널코딩, 동작 주파수 스케일링 등이다. 이 칩은 최고 160mW를 소모하고, 제안된 온-칩-네트워크는 51mW를 소모하며 11.2G/s의 통신 대역폭을 제공한다. 0.18μm CMOS 공정으로 제작된 25㎟ 면적의 이 칩은 회로의 동작이 검증되었으며 멀티미디어 어플리케이션을 시연하고 있다. 마지막으로 제작된 칩 4개를 하나의 Package에 집적하여, 더 큰 시스템을 구성할 수 있도록 하는 네트워크-인-패키지 (NiP) 기술을 제안 및 제작하고 이를 측정하였다.
