As multiple chips are being integrated into a single package with increased operating frequency, switching noise on power buses has become an important design issue in determining the system performance of a multi-layered package. To reduce the noise on power buses, embedded capacitor has been developed for power bus decoupling. Consequently, the need has arisen for an efficient method to analyze the performance of a power bus using embedded capacitor in a multi-layered package. This paper introduces an analytical modeling method to characterize various power bus structures using embedded capacitor in system on a package (SOP). The proposed method is based on a resonant cavity model for a rectangular cavity, a segmentation method, and lumped circuit models for non-planar structures. Using the analytical modeling method, the self- and transfer impedances of the power bus in the frequency domain and simultaneous switching noise waveform on the power bus in the time domain can be computed at arbitrary ports fast and accurately. Furthermore, the radiated emissions from the power bus can be calculated based on the proposed method without any prior measurement. For the verification of the proposed method, we fabricated test packages using embedded capacitor, and calculated results using the proposed modeling method were compared with the measured impedance parameters, simultaneous switching noise waveforms, and radiated fields.
고속/고성능 시스템에 대한 수요의 증가에 비례하여 시스템을 구성하는 칩의 속도는 계속 증가하고 있으며 이로 인해 전력/접지 면에 발생하는 스위칭 노이즈 역시 증가하고 있다. 한편 고집적화에 대한 요구에 따라 스위칭 노이즈의 주된 원인이 되는 고속 디지털 칩들과 그 노이즈에 민감하게 반응하는 아날로그 칩들이 하나의 패키지에 집적되고 있으며 전력/접지 면을 통해 전달되는 노이즈는 전체 시스템의 성능을 좌우하는 중요한 요인이 되고 있다. 따라서 많은 칩들이 하나의 패키지에 집적되는 시스템 온 패키지 구조에서는 높은 유전 율을 갖는 얇은 필름을 이용하여 내장형 커패시터를 구성, 전력/접지 면의 노이즈를 줄이는데 사용하고 있다. 이 경우 내장형 커패시터의 낮은 기생 인덕턴스 성분으로 인하여 스위칭 노이즈를 높은 주파수 성분 까지 줄일 수 있는 장점이 있으나, 이 커패시터의 구성을 위해서 층수가 증가하므로 그만큼 전력/접지 면의 분석은 더욱 복잡해지게 된다.
이 논문에서는 위와 같이 시스템 온 패키지 구조를 이루고 있는 복잡한 전력/접지 면을 효율적으로 분석할 수 있는 방법을 제안하였다. 특히 전력/접지의 주된 구성 요소인 평판 구조를 공진기 모델을 사용하여 해석을 하고 그 외의 비아 구조나 슬롯 구조를 인덕터와 커패시터로 각각 모델 함으로써 효과적인 해석 방법을 제안 하였으며 특히 시스템 온 패키지 구조에 많이 사용되는 아일랜드 구조나 슬롯 구조를 해석하는 데 반드시 필요한 방법들을 제안하였다. 논문에서 제안된 방법들의 검증을 위해서 주파수 도메인에서는 임피던스와 방사된 전자장을 측정하여 비교 하였으며 시간 도메인에서는 실제 전달되는 노이즈의 양을 측정하여 계산 결과와 비교 하였다.
또한 논문에서 제안된 방법은 기존의 필드 계산 툴과 견줄만한 정확도를 가지며 매우 빠른 계산속도를 특징으로 하므로, 이 방법을 이용해서 최적화된 전력/접지 설계 방법을 기술 하였으며, 이의 검증을 위해 노이즈에 민감한 아날로그 칩 중에 대표적인 PLL 칩을 대상으로 실험을 하였고, PLL 칩에서 나오는 신호의 지터를 최소화 할 수 있는 방법을 제안하고 검증을 위하여 계산 결과와 측정결과를 비교 하였다.
