This paper presents a scheme called PrePack for suppressing the channel traffic between simulator and accelerator in the accelerator-based hardware/software co-emulation where the accelerator models some RTL sub-blocks while the simulator runs transaction-level model of the remaining part of the Design Under Verification (DUV). With conventional simulation accelerator, a cycle consisting of a pair of evaluations of simulator and accelerator occurs at every valid simulation time, which results in poor simulation performance due to the overhead of simulator-accelerator channel access often accounting for more than 99% of total channel traffic time. (Total channel traffic time consists of channel access time for arbitration/protocol exchange and pure data/signal transmission time.) The overhead due to channel access can be reduced by merging as many channel transactions on the channel as possible into a single burst traffic, which is achieved in this paper by `prediction and rollback.' In the proposed `prediction and rollback' scheme, one of the two verification do-mains, i.e., software simulation and hardware acceleration, leads the other while the leading domain predicts the states of the lagging domain. Therefore, the evaluation of simulator and accelerator no longer need to alternate at every simulation cycle. Under ideal condition with 100% prediction accuracy, PrePack has shown a 15x speedup compared to the conventional scheme. When applied to AES and JPEG example systems, PrePack showed performance gain of 8.7 and 2.9, respectively.
SystemC를 이용한 트랜잭션 수준 모델링 기술을 통하여 우리는 설계 초기 단계에서부터 SoC를 100% 사이클 수준의 정확도로 검증할 수 있다. 트랜잭션 수준 모델 검증이 완료되면 그 모델은 점차 레지스터 전달 수준으로 상세화가 되어 칩 제작의 단계에 이른다. 하지만 레지스터 전달 수준 모델의 시뮬레이션 속도의 한계로 인하여 전체 SoC 모델에서 레지스터 전달 수준 모델의 비율이 증가함에 따라 그 시뮬레이션 속도는 떨어지게 되고 이는 SoC 설계 및 검증에 있어서 심각한 문제로 대두된다. 일반적으로 시뮬레이션 속도를 개선하기 위하여 하드웨어에 기반한 시뮬레이션 가속기를 사용하지만 전통적인 방식으로는 시뮬레이터와 가속기 사이의 통신에 많은 시간이 소모하게되므로 큰 효과를 보기 어렵다. 이것은 시뮬레이터와 가속기 사이의 통신이 다수의 저용량 양방향 통신으로 이루어졌기 때문이다. 본 논문은 이를 해결하기 위한 PrePack이라 명명한 시뮬레이터와 가속기 사이의 동기화 방식을 제시한다. PrePack은 예측과 복구의 두 가지 동작 원리를 이용하여 빠르고 정확한 동기화를 구현한다. PrePack을 적용하면 시뮬레이터와 가속기는 매번 가상 시간에 동기화되어 있는 것이 아니라 사이클 정학도를 맞추기 위해 불가피한 경우에만 동기화를 수행하게 된다. 우리는 이 방식을 시스템 버스 모델에 적용하여 100% 사이클 수준 정확도를 유지하면서 동시에 상당량의 성능 개선을 얻을 수 있었다. PrePack의 적용 범위는 단지 시뮬레이터와 가속기 사이의 동기화에만 제한되는 것이 아니다. PrePack은 시뮬레이션 기본 소자들 사이의 통신이 전체 시뮬레이션 성능을 제한하는 모든 경우에 적용이 가능하다.
프로세서 연산 능력의 향상은 언제나 그들 사이의 통신 채널의 속도 개선을 앞서 왔다. 본 논문에서 제시한 다수의 시뮬레이션 소자 사이의 동기 방식은 이를 극복하여 통신 채널 속도의 제한에도 불구하고 프로세서 연산 능력을 최대한 활용하여 최대한의 시뮬레이션 검증 속도를 얻어낼 수 있다.
