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Modeling of on-chip interconnects inductance and analysis of substrate coupling in cmos integrated circuits = CMOS 집적회로에서의 온칩 인터커넥트 인덕턴스 모델링 및 기판결합 분석
서명 / 저자 Modeling of on-chip interconnects inductance and analysis of substrate coupling in cmos integrated circuits = CMOS 집적회로에서의 온칩 인터커넥트 인덕턴스 모델링 및 기판결합 분석 / Sun-Il Yu.
저자명 Yu, Sun-Il ; 유선일
발행사항 [대전 : 한국과학기술원, 2006].
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As semiconductor technology scales, on-chip parasitic effects from interconnects and lossy substrate are becoming major concerns in integrated circuit design. Increase in interconnect delay and crosstalk together with reduction of threshold voltage of transistors have significantly worsened design margins. Especially, with higher clock frequencies and longer interconnect length, inductance of the wires can no longer be ignored in modern VLSI circuits. Inductive signal overshoots and ringing effects result in high gate input voltages which cause thin-oxide reliability problem and circuit malfunctioning. Mutual inductance degrades signal integrity by injecting inductive noise on victim lines in multiple bus structure. Therefore, accurate understanding and modeling of the parasitic parameters of interconnects have become more critical than ever. With the improvement of the performance of CMOS device, analog and RF circuits are willing to be merged with digital blocks on a single silicon substrate. Implementation of digital and analog circuits on a single substrate causes severe parasitic crosstalk between two blocks through lossy substrate. This dissertation focuses on two major coupling causes in CMOS integrated circuit, interconnects inductance and silicon substrate. A loop-based inductance model is proposed and substrate coupling is characterized by on-wafer measurement. Two interesting topics, the effects of off-diagonal terms in resistance matrix and comparative study of de-embedding methods, are also studied. In the first part of this dissertation, an efficient loop inductance extraction and modeling methodology including mutual inductance for high-speed on-chip interconnects is proposed. This model is based on physical layout considerations and the phenomenon of current distribution in multiple returns, and predicts well the self and mutual inductances within a wide frequency range without any fitting algorithm and optimization process. It can be generated from readily available geometric and technology information. Return current distributions are extracted at specific regimes, resistance and inductance dominant regimes. With this distribution multiple return paths can be modeled as an effective single return, leading to loop self and mutual inductance and resistance. Proposed model provides a lumped circuit model suitable for timing analysis, which can represent frequency-dependent characteristics of mutual parasitics of interconnects. Some examples are presented to verify our model using field solver and FastHenry. Measurement results for typical interconnects in silicon technology with single and coupled wires also conform the validity of our model. Proposed model can be used for pre-layout inductance extraction and modeling, and provides a methodology for fast full-chip post-layout extraction. In the latter part of this dissertation, experimental results of substrate coupling noise in lossy silicon are presented. Several types of isolation techniques and their combinations are implemented on a low doped silicon substrate and measured up to 50GHz. Lumped equivalent diagram is presented through 1st order approximation in substrate resistance calculation for the structure tested in this work.

반도체 제작공정이 발전하여 소자가 계속적으로 스케일 다운됨에 따라 온칩(on-chip) 접속선(interconnects)과 실리콘 기판(substrate)에 의한 기생효과가 최신 집적회로의 중요한 문제로 대두되고 있다. 접속선의 신호지연이나 잡음의 문제는 트랜지스터의 문턱전압의 하강과 더불어 회로설계의 마진을 크게 감소시키고 있다. 특히 동작속도가 점차 빨라지고 접속선의 길이가 길어짐에 따라 접속선의 인덕턴스의 영향은 점차 증대되고 있으며 고집적도의 칩에서 자기장의 상호간섭(crosstalk)을 예측하기 위하여는 상호 인덕턴스(mutual inductance)에 대한 정확하고 효율적인 모델이 필수적이다. 한편 CMOS 소자의 성능이 점차 향상됨에 따라 저 전력과 저 비용 등을 위하여 아날로그나 RF 회로들이 디지털 회로들과 함께 하나의 기판 위에 제작되고 있다. 이러한 SoC 칩들에서는 기판결합(substrate coupling)을 통한 잡음의 유입이 중요한 문제가 되고 있다. 본 학위 논문에서는 CMOS 집적회로에서의 중요한 두 가지 간섭요인인 접속선 인덕턴스와 실리콘 기판에 대한 연구를 주요 목적으로 한다. 상호 인덕턴스를 포함하는 새로운 루프 인덕턴스 모델을 제안하였으며 기판결합의 특징을 분석하였다. 그밖에 흥미로운 주제인 저항 매트릭스가 잡음 모델링에 미치는 영향과 de-embedding 방법에 관한 연구도 수행하였다. 인덕턴스에 대하여는 고속 온칩 접속선에서 상호 인덕턴스(mutual inductance)를 포함하는 계산 효율이 우수한 새로운 루프 인덕턴스 모델을 제안하고 있다. 이 모델은 레이아웃과 다중 리턴패스 안에서의 전류분포에 대한 물리적 현상에 기반하고 있으므로 넓은 주파수 범위에 대하여 자기 및 상호 인덕턴스의 정확한 예측을 할 수 있다. 또한 근사법(curve fitting) 이나 최적화(optimization) 과정이 없이 형태와 제작 테크놀로지의 정보로부터 구할 수 있기 때문에 계산용량을 현저하게 개선 시킨 효율적인 모델이다. 하나의 신호선만 고려할 때와는 달리 둘 이상의 다중의 신호선을 모델링 할 때에는 인덕턴스가 매트릭스 형태로 되어지므로 본 연구에서는 자기 인덕턴스(self inductance)는 신호선과 주위의 파워라인으로부터 해석적으로 구하고, 상호 인덕턴스는 두 신호선에 동시에 전류소스를 인가 함으로써 얻어지는 전류 분포를 분석하여 모델링 하였다. 저주파에서는 저항, 고주파에서는 인덕터가 주된 임피이던스(impedance)인 물리현상 으로부터 전류분포를 구하였고 이를 토대로 등가 루프 인덕턴스를 추출하였다. 여기에 고주파에서의 스킨 효과를 결합함으로써 회로 시뮬레이션이 가능하도록 상호 인덕턴스도 포함하여 lumped 소자로 구현하는 것은 제안하였다. 고속 온칩 접속선에서 볼 수 있는 몇 가지 전형적인 구조(비대칭적인 구조, 굴절된 구조, 다중의 신호선에 대한 구조등을 포함하여)에 대하여 필드 솔버 시뮬레이션으로 검증을 하였으며 실리콘 위에 제작된 소자에 대한 실험결과도 제안된 모델과 잘 일치함을 확인 하였다. 제안된 모델은 다중의 신호선을 포함하는 복잡한 실제 접속선 환경에도 적용 가능한 계산효율이 좋고, 잡음 간섭분석에 중요한 상호 인덕턴스를 포함하는 모델이다. 기판결합에 대하여는 고 저항의 실리콘 기판 위에 제작된 패턴에 대하여 기판 커플링을 측정하고 분석하였다. 기판간섭을 억제하는 몇 가지 방법에 대하여 실험하였다. 노이즈 소스와의 거리를 늘리는 것은 제한적인 효과밖에 주지 못하고, 깊은 n-well은 캐패시터에 의한 것이므로 저주파에서는 효과적이지만 가드 링 방법은 고주파에서도 좋은 특성을 나타내고 있다. 또한 기판저항식을 이용한 등가회로도 제안되었다. 결론적으로 본 논문에서는 최신 VLSI 칩에서 신호 간섭을 야기하는 두 가지 중요한 요소인 온칩 접속선 인덕턴스와 기판결합을 연구하였다. 온칩 접속선에 대해서는 물리적인 현상을 기초로 하는 루프 인덕턴스 추출 및 모델을 제안하였는데 기존의 모델과 달리 상호 인덕턴스를 포함하므로 실제 복잡한 설계환경에서 인덕턴스 추출방법을 획기적으로 개선하는 모델이다.

서지기타정보

서지기타정보
청구기호 {DEE 06003
형태사항 iv, 130 p. : 삽도 ; 26 cm
언어 영어
일반주기 Appendix : De-embedding methods
저자명의 한글표기 : 유선일
지도교수의 영문표기 : Kwy-Ro Lee
지도교수의 한글표기 : 이귀로
수록잡지명 : "Loop-based inductance extraction and modeling for multiconductor on-chip interconnects". IEEE trans. electron devices, v.53 no.1, (2006)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Includes references
주제 On-chip interconnects
inductance
modeling, substrate coupling
de-embedding
온칩 인터커넥트
인덕턴스
모델링
기판결합
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