Bum-in performs an important function to screen those products that are likely to fail early in the field, and thereby, to meet the reliability requirement. However, it is costly and may degrade productivity, and therefore, developing an efficient bum-in policy is imperative to manufacturers.
In most existing studies on the optimization of bum-in for semiconductor products, all chips are treated equally and subjected to burn-in of the same duration (i.e., a single bum-in policy is employed). However, the quality levels of chips before being subjected to bum-in are in general not the same due to the well-known phenomenon of defect clustering, and therefore, it may be more advantageous to treat chips differently at the burn-in process according to some explanatory (or indicator) variables for quality.
This thesis develops dual burn-in policies considering explanatory variables (i.e., the number of defective neighborhood chips or the number of repairs) which are related to the quality levels of chips before being subjected to bum-in. The dual burn-in policy first classifies the chips which pass the wafer probe (WP) test into two groups using a boundary value of an indicator variable, and then each group is subject to burn-in for its own duration.
The first dual bum-in policy developed in this thesis utilizes the number of chips (d) which do not pass the WP test and lie in the neighborhood of a reference chip as an explanatory variable for the quality level of the reference chip. Then, cost models are developed for the single and dual bum-in policies. In developing cost models, the distribution of d is modeled by a beta binomial distribution, and a modified proportional hazard (PH) model is used to describe a piecewise relationship between d and the reliability during and after burn-in.
This thesis also develops a dual burn-in policy considering the number of repairs (r), another useful quality indicator variable, obtainable from the WP test results. The probability mass function of r is described by a negative binomial distribution which is known to be useful for reflecting the well-known phenomenon of defect clustering. In addition, an extended PH model is used to describe the relationship between r and bum-in duration. Then, cost models are also developed for the single and dual bum-in policies.
For a certain type of 256M DRAM product, the performance of each dual burn-in policy is compared to that of the single bum-in policy. The analysis results show that, for the cases considered, each dual bum-in policy is more cost effective than the single bum-in policy, implying that the additional information from the WP test is beneficial to establishing an efficient burn-in policy in semiconductor manufacturing.
Finally, a reliability prediction model which includes both explanatory variables is developed using the logistic regression technique. However, a residual analysis indicates that the model with both explanatory variables is not necessarily superior to the models with one explanatory variable. In addition, a theoretical model for bum-in reliability prediction is compared with the empirical models adopted in this thesis in terms of the estimability of unknown parameters and the complexity of estimation procedures. It is found that the theoretical model requires data from at least three different bum-in durations while for the models in this thesis only two different bum-in durations are needed. Besides, the estimation procedures for the theoretical model are more complex than those for the models in this thesis.
번인은 요구되는 제품 신뢰도를 만족시키기 위해 초기 고장에 취약한 제품을 사전에 걸러내는 중요한 역할을 수행한다. 그러나, 일반적으로 번인은 매우 큰 투자비용이 소요되며, 통상 전수로 진행되므로 생산성 저해 요소로도 작용하는 등, 생산자 입장에서 반드시 효율화가 필요한 공정이다. 반도체 제품에 대하여 번인을 최적화 하기 위한 기존 연구들은 번인에 제출되는 제품의 품질 수준을 같다고 보고 동일한 번인시간을 적용하는 것(즉, single 번인정책을 사용)에 대한 연구들이 대부분 이었다. 그러나 번인에 제출되는 칩들의 품질수준은 잘 알려진 제조결함의 군집현상으로 인하여 일반적으로 동일하지 않다. 그러므로, 번인에 제출되는 칩들의 품질수준을 대변하는 설명변수(또는 지시변수)를 활용하여 칩들의 품질수준에 적합하게 번인 공정의 강도를 차별화할 수 있다면 번인공정의 효율화 측면에서 좀 더 많은 이점을 얻을 수 있다.
본 논문은 번인에 제출되는 칩들의 품질수준과 연관되어 있는 두 가지 설명변수(불량 주변 칩 수와 수리횟수)를 고려한 dual 번인정책을 개발하였다. Dual 번인정책이란 wafer probe (WP) 검사를 통과한 칩들의 지시변수 값을 이의 경계 값과 비교하여 번인에 제출되는 칩들을 두 그룹으로 나누고, 각 그룹별로 서로 다른 번인시간을 적용하는 정책이다. 본 논문에서 개발한 첫 번째 dual 번인정책은 참조 칩의 주변에 존재하는 칩들 중 WP를 통과하지 못한 불량 칩의 수(d)를 해당 참조 칩의 품질수준을 대변하는 설명변수로 사용하였다. 그리고, single 및 dual 번인정책에 대한 비용 모형을 개발하였다. 개발한 비용 모형에서 d의 분포는 베타 이항분포로 묘사되었고, 번인 중 또는 번인 후 신뢰도와 d와의 조각별(piecewise) 연관관계를 묘사하기 위해 수정된 비례고장률(proportional hazard; PH) 모형이 사용되었다. 한편, 본 논문에서는 번인에 제출되는 칩들의 품질수준을 나타내는 또 다른 유용한 지시변수로서 WP 검사결과 얻을 수 있는 각 칩의 수리횟수(r)를 사용한 dual 번인정책을 개발하였다. r의 확률질량함수로는 결함의 군집현상을 잘 반영하고 있는 음이항 분포가 사용되었다. 아울러, r과 번인시간 사이의 연관관계를 묘사하기 위해서 확장된 비례고장률 모형이 사용되었다. 또한, single 및 dual 번인정책을 개발하기 위한 비용 모형을 개발하였다. 256M DRAM의 실제 데이터를 이용하여 각 dual 번인정책의 효과를 각 경우의 single 번인정책과 비교하였다. 분석결과 각 경우의 dual 번인정책이 single 번인정책에 비해 비용측면에서 효율적임을 확인하였다. 이는 WP 검사로부터 얻은 설명변수에 대한 추가정보가 반도체 제조에 있어서 효율적인 번인정책을 수립하는데 유익하다는 사실을 대변하는 것이다.
마지막으로, 로지스틱 회귀분석을 통하여 두 가지 설명변수를 모두 포함하는 신뢰도 예측모형을 개발하였다. 그러나, 모형의 잔차분석 결과 두 가지 설명변수를 모두 포함하는 모형이 한 개의 설명변수만을 포함하는 모형보다 반드시 좋은 것이 아님을 확인하였다. 추가적으로, 번인 신뢰도를 예측하기 위한 기존의 이론 모형과 본 논문에서 다룬 경험 모형을 파라미터의 추정 용이성 및 파라미터 추정절차의 복잡성 관점에서 비교하였다. 그 결과 기존의 이론 모형은 파라미터 추정을 위해 적어도 세 가지의 서로 다른 번인 시간을 갖는 데이터가 필요한 데 반해 본 논문에서 개발한 경험 모형은 단지 두 가지 번인 시간을 갖는 데이터만으로도 모형 파라미터를 추정할 수 있었다. 또한, 비교한 이론 모형의 파라미터 추정 절차가 경험 모형에 비해 복잡하여 실제 데이터를 이용한 모형의 적합 측면에서는 경험적 모형을 이용하는 것이 유용하다는 것을 제시하였다.
