Today’s embedded systems design culture produces custom products from scratch. However, as electronic products become more complex and global competition demands shorter time to market, the industry is moving toward a design process that integrates commodity system-on-chip (SoC) platforms.
This paper presents a rigorous methodology for platform-based software-centric design a two generation of single-chip programmable platform for the proposed design methodology. The first-generation platform (SPP) includes a 32-bit multithreaded RISC processor (MT-RISC), configurable logic clusters (CLCs), programmable FIFO memories, control circuitry, and on-chip memories. For rapid thread switch, a multithreaded processor equipped with a hardware thread scheduling unit is adopted, and configurable logics are grouped into clusters for IP-based design. By integrating both the multithreaded processor and the configurable logic on a single-chip, high-level language-based designs can be easily accommodated by performing the complex and concurrent functions of a target chip on the multithreaded processor and implementing the external interface functions into the configurable logic clusters. A 64-mm2 prototype chip integrating a four-threaded MT-RISC, three CLCs, and programmable FIFOs, and 8-KB on-chip memories is fabricated in a 0.35-mm CMOS technology with four metal layers, which operates at 100-MHz clock frequency and consumes 370mW at 3.3-V power supply.
The second-generation platform (SPPA) includes a 32-bit multithreaded RISC processor (MT-RISC2), hardware RTOS support, SIMD processors, IO processors, DMA controller and on-chip memories. While the SPP provides the basic features of the real-time OS, SPPA accommodates nearly full features of a commercial real-time OS including scheduling, various inter-task communication method. SPPA employs a single-chip multi-processor architecture containing an array of SIMD processors and IO processors. SIMD instructions nearly double the performance when it performs computation-intensive application such as media processing. IO processor contains intelligent buffer that buffers data transfers and simplifies description of IO functions. The DMA controller provides fast and concurrent data transfer among the processors and memories.
A $64-㎟$ prototype chip integrating a five-threaded MT-RISC2 with the RTOS unit, four SIMD processors, four IO processors, 9-channel DMA controller, and 32-KB on-chip memories is fabricated in a 0.25-㎛ CMOS technology with five metal layers, which operates at 250-MHz clock frequency at 2.5-V power supply.
시스템 칩이 기능이 복잡하고 다양해짐에 따라 설계 비용과 기간이 증가하고 있다. 보다 효율적으로 시스템 칩을 설계하기 위하여 플랫폼 기반의 설계방식(platform-based design methodology)가 개발되고 사용되고 있다. 현재 플랫폼 기반의 설계방식은 라이브러리에 등록된 IP들을 사용하여 설계초기에 성능검증을 할 수 있도록 하며, 이미 검증된 IP를 사용하므로 검증시간을 줄일 수 있게 된다. 그러나, 이것은 필요한 IP들이 모두 라이브러리에 포함되어있는 경우만 제대로 효과를 기대할 수 있으며, 새로운 IP를 필요로 하는 경우에는 결국 설계자가 직접 하드웨어를 개발해야 하므로 과거의 설계방식을 크게 벗어나지 못하게 된다.
본 논문에서는 행위모델(behavioral model)을 로직 설계나 합성과 같은 과정을 통해 하드웨어로 변환하는 과정 없이, 상위단계 언어 그대로 직접 실행하는 설계방식을 제안한다. 또한, 이 설계방식을 적용할 수 있는 ‘싱글 칩 프로그래머블 플랫폼’의 구조를 제안하고, 두 가지 구현 방법에 대하여 제안한다.
싱글 칩 프로그래머블 플랫폼은 크게 상위단계 언어로 기술된 행위모델을 효율적으로 처리할 수 있는 중앙처리부와 외부의 신호들을 처리할 수 있는 입출력처리부로 구분 할 수 있다. 중앙처리부를 위해 고성능 멀티쓰레디드 프로세서를 설계하여 작업 전환시간을 최소화 하고, 이를 통해 각 모듈간의 정보전달을 빠르게 하고 시스템 자원을 최소화 하여 성능을 최대화 하였다. 또한, 입출력처리부는 두 가지 형태를 이용해 구현하였는데, 첫 번째 칩에서는 FPGA와 같은 프로그래머블 로직을 집적시켰으며 두 번째는 칩에서는 특별히 고안된 입출력처리기를 사용하여 중앙처리부에서 처리되는 데이터들을 외부 신호로 변환하여 출력하고 반대로 받아들이는 기능을 수행한다. 뿐만 아니라, 멀티미디어 처리를 강화하기 위한 SIMD프로세서와 온칩 메모리, 다양한 주변장치들을 함께 집적시켜 복잡한 시스템 칩 설계가 가능하도록 하였다.
본 논문에서는 제안된 싱글 칩 프로그래머블 플랫폼을 이용하여 상위단계 언어로 기술된 행위모델을 수행할 수 있도록 하고 이를 통해 효율적인 시스템 설계가 가능함을 보였다.
