In these days, 3D graphics applications are extended to the mobile devices such as laptop, PDA, cellular phone, and so on. For these mobile devices, an SoC-based design methodology is employed for smaller area and fast development. Since the application specific functional units are offered as black boxed IPs for the SoC-based design, the IPs cannot be modified. Therefore, a new design guideline for SoC-based 3D graphics system without IP modification is required for performance enhancement and energy reduction.
3D graphics is an extremely memory dependent system. 3D graphics accelerator requires a local memory for frame buffer composed of a depth buffer and color buffer. For each pixel, several memory accesses are generated to the frame buffer. Since the growth speed of the memory performance cannot follow up that of the computing power of the 3D graphics accelerator, the memory access speed is the most important performance bottleneck for current 3D graphics acceleration system. Moreover, since the memory system is a dominant energy consuming part in 3D graphics system, the energy consumption of the local memory occupies a large part of that of the overall system. Therefore, an optimal memory system design method on the SoC-based design environment may enhance the performance and reduce the energy consumption of the 3D graphics acceleration system.
Although a memory system design methodology based on the algorithm level access pattern analysis is very powerful and popular, this method cannot be applied to the 3D graphics due to some restrictions of the 3D graphics algorithm. In this thesis, instead of the algorithm level access pattern analysis, an architecture level analysis of the frame buffer access pattern of the recent 3D graphics accelerators that utilize multiple pipelined .rendering engines is proposed. Based on this analysis, I propose an efficient memory assignment method and access scheduling method of the concurrent memory accesses. The performance enhancement and energy reduction are achieved through the reduction of the row switching and read-write switching overhead. These overheads are generated while accessing the frame buffer composed of SDRAMs, and result in needless state transitions and idle cycles. The row switching overhead is generated when the active row is changed, and the read-write switching overhead occurs when the memory access type is changed between read and write.
The proposed methods are implemented into very simple hardware such as an address converter and memory controller. Since these address converter and memory controller are the interfacing blocks between the ready-made IPs such as the 3D graphics accelerator and the SDRAM frame buffer, the proposed methods can be easily applied to the SoC-based design. Since the additional circuitry of the address converter for the proposed memory assignment is very small and the access scheduling can be implemented with simple comparators and buffers instead of the complex reordering by restricting the scheduling scope within the concurrent memory accesses, the hardware overhead and additional energy consumption by them can be negligible. The address converter is implanted with verilog HDL on the 0.35um process, and just requires 276 NAND-equivalent gates.
The proposed assignment and scheduling methods are implemented and tested on the GATE that is a C++ based 3D graphics architecture simulation environment. The performance is simulated with a cycle-based memory model, and the energy consumption is estimated through a state-based current model from the SDRAM datasheet.
About 30% of energy reduction and 20% of runtime reduction is obtained with the proposed memory assignment method. With dynamic power management feature of SDRAM, the energy gains increase to about 50%. The access scheduler results in about 40% of performance gains and 30% of energy gains.
오늘날, 3차원 그래픽스의 응용 분야는 랩탑이나 PDA, 휴대 전화 등의 모바일 기기들로 확장되고 있다. 이러한 모바일 기기들에 있어서, 보다 작은 회로 크기와 개발 기간 단축을 위해서 SoC 기반의 설계 방법이 많이 활용된다. SoC 설계시에는 특정 어플리케이션을 위한 기능 블록들이 블랙 박스 형태의 IP로 제공되기 때문에, 이들 기능 블록들은 시스템 설계 단계에서의 수정이 불가능하다. 따라서, 이러한 SoC 기반의 모바일 3차원 그래픽스 시스템의 성능 향상과 에너지 소모 감소를 위한 새로운 설계의 가이드라인이 필요하다.
3차원 그래픽스는 매우 메모리 의존적인 시스템이다. 3차원 그래픽스 가속기는 깊이 버퍼와 컬러 버퍼로 구성된 프레임 버퍼라는 로컬 메모리를 필요로 한다. 각각의 픽셀에 대해서, 프레임 버퍼로의 여러 번의 메모리 억세스가 발생한다. 메모리 속도의 증가가 3차원 그래픽스 가속기의 연산 성능의 향상을 따라가지 못하기 때문에, 메모리 억세스 속도가 오늘날의 3차원 그래픽스 가속 시스템의 중요한 성능 제한 요소로 작용하게 된다. 게다가, 3차원 그래픽스 시스템에서 메모리가 중요한 에너지 소비원 중의 하나이기 때문에, 로컬 메모리의 에너지 소모량이 전체 시스템에서 매우 큰 부분을 차지하게 된다. 그러므로, SoC 기반의 설계 환경하에서의 효율적인 메모리 시스템 설계 방법은 3차원 그래픽스 가속 시스템의 성능을 향상시키고 에너지 소모를 줄이는 데 도움을 줄 수 있다.
비록 기존의 알고리즘 레벨 억세스 패턴 분석에 기반한 메모리 시스템 설계 방법론이 매우 효과적이고 일반적이긴 하지만, 3차원 그래픽스 알고리즘의 몇 가지 제한 요인 때문에 이 방법은 3차원 그래픽스에 사용될 수 없다. 이 논문에서는 여러 개의 파이프라인 구조를 갖는 렌더링 엔진을 사용한 3차원 그래픽스 가속기의 프레임 버퍼 억세스 패턴에 대해서 알고리즘 레벨 억세스 패턴 분석이 아닌 아키텍춰 레벨에서의 분석 방법을 제안한다. 이 분석에 기반하여, 동시에 발생하는 프레임 버퍼 억세스들의 효율적인 메모리 할당 및 억세스 스케쥴링 방법을 제안한다. 성능 향상과 에너지 소모 감소는 메모리의 행 스위칭 오버헤드와 읽기-쓰기 스위칭 오버헤드의 감소를 통해 이루어진다. 이들 오버헤드는 SDRAM으로 구현된 프레임 버퍼 억세스 시에 발생하는데, 이로 인해 필요 없는 SDRAM 상태 변화나 유휴 상태가 발생하게 된다. 행 스위칭 오버헤드는 활성화된 행이 변화될 때 일어나며, 읽기-쓰기 스위칭 오버헤드는 메모리 억세스가 읽기와 쓰기 사이에서 변화될 때 발생한다.
제안된 방법은 어드레스 변환기와 메모리 제어기와 같이 간단한 하드웨어 상에서 구현 가능하다. 어드레스 변환기와 메모리 제어기는 미리 만들어진 IP인 3차원 그래픽스 가속기와 SDRAM 프레임 버퍼 사이의 인터페이싱 블록이기 때문에 SoC 기반의 설계 환경에서도 수정이 가능하고, 따라서 제안된 방법은 SoC 설계 환경에서 쉽게 적용 가능하다. 제안된 어드레스 변환기 구조를 위해서 필요한 추가적인 회로는 매우 적고, 억세스 스케쥴러 역시 스케쥴링을 동시에 발생한 억세스들 간으로 제한함으로써 복잡한 리오더 버퍼가 아니라 몇 개의 비교기와 buffer로만 구성되기 때문에, 하드웨어 증가는 매우 적게 된다. 실제로 어드레스 제어기는 verilog HDL로 설계되고 0.35um 공정에서 합성되었는데, 276 NAND-equivalent 게이트만으로 구현 가능하였다.
본 논문에서 제안된 방법들은 C++ 기반의 3차원 그래픽스 구조 검증 환경인 GATE 상에서 구현되고 테스트되었다. 메모리의 성능은 싸이클 기반의 SDRAM 모델링에 의해 시뮬레이션되었고, 에너지 소모는 SDRAM의 datasheet이 제공하는 상태 기반의 전류 모델에 의해 예측되었다.
제안된 메모리 할당 방법에 의해 약 30%의 에너지 소모 감소와 약 20%의 성능 향상 효과를 볼 수 있다. SDRAM의 다이내믹 파워 관리 방법을 사용하면, 에너지 소모에서 약 50%까지의 이득을 볼 수 있다. 제안된 억세스 스케쥴러는 약 40%의 성능 향상과 약 30%의 에너지 소모 감소 효과를 보여 준다.
