As mobile systems such as personal digital assistant, notebook computer, and wireless phone become very popular and demand high-speed and complex functionalities, power consumption has become an important design criterion of VLSI chips. On-chip memories such as static random access memory (SRAM), read only memory (ROM), and content-addressable memory (CAM) consume a great deal of power in these systems.
In this thesis, we propose several techniques to reduce the power consumption of on-chip memories. The proposed techniques are the SRAM using hierarchical bit lines and local sense amplifiers (HBLSA-SRAM), the ROM using a single charge-sharing capacitor (SCSC-ROM), the CAM using the pulsed NAND-NOR match-line and charge-recycling search-line (PNN-CAM), and the area-efficient charge-recycling predecoder (AE-CRPD).
The HBLSA-SRAM is proposed to reduce the write power dissipation of bit lines by reducing the swing voltages of bit lines. The new hierarchical bit line structure with the local sense amplifiers reduces the 'bit line capacitance and the swing voltage of the bit line during write cycles. The HBLSA-SRAM reduces the write power by applying the low swing voltage signal to the high capacitive bit line and by applying the full swing voltage signal to the low capacitive sub bit line. The hierarchical bit line reduces the leakage current and improves the noise margin in bit lines. The HBLSA-SRAM with 8Kx32bits consumes only 66% write power of the conventional SRAM.
The SCSC-ROM is proposed to save the power consumption of bit lines by using the new charge-sharing technique. The SCSC-ROM reduces the swing voltage of bit lines to the minimum sensing voltage of sense amplifiers. The SCSC-ROM uses a single capacitor to reduce the swing voltage so that the SCSC-ROM is not only robust against noises but also easy to design. The hierarchical word line decoder reduces the power consumption of the control unit and predecoder of the SCSCROM. The hierarchical bit line reduces the capacitance and leakage current in bit lines. The SCSC-ROM with 4Kx32bits consumes only 37% power of the conventional low power ROM.
The PNN-CAM reduces the match-line (ML) power by using the pulsed NAND-NOR match-line (PNN-ML). The PNN-ML not only significantly reduces the ML power by activating only a few MLs by using the NAND cells for several bits but also achieves high speed by using the NOR cells for most bits. To reduce the delay of long MLs, the hierarchical ML is utilized. The PNN-CAM reduces the search-line (SL) power by using the charge-recycling search-line driver (CRSLD). The CRSLD reduces the SL power by recycling the charge of SLs without the SL precharge. The small PNN-CAM with 128x32bits consumes only 31% power with 19% speed degradation compared to the dynamic NOR type CAM. The large PNNCAM with 512x144bits consumes only 21% power with 39% speed improvement.
The AE-CRPD is proposed to reduce the power consumption of predecoder lines. The AE-CRPD recycles the charge used in the previously selected predecoder line. The control circuit for the charge-recycling operation is optimized to reduce both area and power. The 2-to-4 AE-CRPD consumes 74% power of the conventional predecoder.
PDA, 노트북, 핸드폰 등의 휴대용 전자기기들의 폭발적 성장과 더불어 고성능에 대한 요구가 증가하면서, 전력소모는 VLSI 칩 설계에서 매우 중요한 조건이 되었다. 특히, 공정 기술의 발전으로 많은 메모리들이 VLSI 칩에 집적되면서, SRAM (static random access memory), ROM (read only memory), CAM (content-addressable memory) 등의 온칩 메모리(on-chip memory)에서의 전력 소모가 급격히 증가하고 있다. 본 논문에서는 SRAM, ROM, CAM에서의 전력 소모를 줄이기 위한 기법들을 제안하였다.
비트라인의 스윙 전압(swing voltage)을 줄임으로써 SRAM의 비트라인의 쓰기 전력을 줄인, 계층적 비트라인(hierarchical bit line)과 로컬 감지증폭기(local sense amplifier)를 이용한 SRAM (HBLSA-SRAM)을 제안하였다. 로컬 감지증폭기를 가진 계층적 비트라인은 쓰기 동작에서 비트라인의 커패시턴스와 스윙 전압을 줄임으로써 전력 소모를 줄인다. 또한, 계층적 비트라인은 누설전류를 줄여주어 비트라인의 잡음 마진을 향상시킨다. 제작된 8K×32bit HBLSA-SRAM은 기존 SRAM의 쓰기 전력의 66%를 소모하였다.
전하공유(charge sharing) 기법으로 비트라인의 스윙 전압을 줄임으로써 ROM의 비트라인의 전력을 줄인, 전하공유 커패시터(single charge-sharing capacitor)를 이용한 ROM (SCSC-ROM)을 제안하였다. 전하공유 커패시터는 비트라인의 스윙전압을 감지증폭기의 최소 감지 전압까지 낮추고, 계층적 워드라인 디코더는 컨트롤러와 프리디코더의 전력 소모를 줄여준다. 또한, 계층적 비트라인은 비트라인의 커패시턴스와 누설전류를 줄인다. 제작된 4K×32bit SCSC-ROM은 기존 ROM 전력의 37%를 소모하였다.
펄스 낸드-노어 매치라인(pulsed NAND-NOR match-line: PNN-ML)과 전하재활용 서치라인 드리이버(charge-recycling search-line driver: CRSLD)을 사용한 CAM (PNN-CAM)을 제안하였다. PNN-ML은 낸드형과 노어형의 CAM의 장점을 모두 취하여 매치라인의 속도를 높이면서도 전력 소모는 크게 줄였다. CRSLD는 전하를 재활용 함으로써 서치라인의 전력 소모를 반으로 줄였다. 제작된 128×32bit PNN-CAM 기존의 노어형 CAM 전력의 31%를 소모하였다.
마지막으로, 온칩 메모리의 디코더의 전력을 줄이기 위하여, 소면적 전하재활용 프리디코더 (area-efficient charge-recycling predecoder: AE-CRPD)를 제안하였다. AE-CRPD는 프리디코더 라인의 전하를 재활용함으로써 프리디코더 전력을 크게 줄였다. 제작된 2-to-4 AE-CRPD는 기존 프리디코더 전력의 74%를 소모하였다.
