This thesis presents a sigma-delta modulator architecture, which is suitable for realizing high-order sigma-delta modulation with analog circuits of limited dynamic ranges. The architecture is based on a mixed-mode integrator that is a combination of an analog integrator and a digital integrator. The use of mixed-mode integrator helps make the resulting sigma-delta modulator stable. The architecture, however, relies on precise matching between analog and digital paths. A calibration technique is proposed to mitigate the effects of the mismatch.
In order to verify the proposed architecture, a prototype third-order sigma-delta modulator employing mixed-mode integrators has been designed and implemented in 0.18um CMOS process. The modulator is designed to cover the required dynamic ranges for GSM and WCDMA applications. Because the use of mixed-mode integrators allows a 12 dB improvement in the dynamic range over conventional architectures, the modulator can be driven by relatively low sampling frequencies. Measurements show that the prototype chip successfully meets the required specifications. The circuit occupies 0.7mm$^2$ silicon area and dissipates 4mW from 1.8V supply voltages.
본 논문은 제한된 다이나믹 레인지를 갖는 아날로그 회로를 이용한 고차 시그마 델타 변조기 구조를 제시했다. 제안된 구조는 아날로그 적분기와 디지털 적분기의 결합으로 구성된 혼성 모드 적분기를 사용하며, 이는 시그마 델타 변조기의 안정성을 향상시킨다. 그러나 이러한 구조는 아날로그와 디지털 회로 사이 부정합이 있을 경우 성능이 떨어지게 된다. 본 논문에서는 아날로그 회로와 디지털 회로간의 부정합에 의한 영향을 줄이기 위한 보정 기법이 제안됐다.
제안된 구조를 검증하기 위해 혼성 모드 적분기를 이용한 삼차 시그마 델타 변조기를 0.18um CMOS 공정을 통해 구현하였다. 구현된 변조기는 GSM 및 WCDMA에 사용될 수 있게 설계되었다. 보정된 혼성 모드 적분기를 이용할 경우 기존의 방식보다 12dB 가량 향상된 다이나믹 레인지를 얻을 수 있기 때문에, 구현된 회로는 보다 낮은 주파수의 클락 신호로 구동되어도 기존의 방식들과 같은 다이나믹 레인지 성능을 낼 수가 있다. 제작된 칩의 면적은 0.7mm$^2$이고, 측정 결과, 1.8V 전원에서 4mW의 전력을 소모하며 기타 필요한 사양들을 만족시켰다.
