A direct digital frequency synthesizer (DDFS) plays an important role in frequency agile communication systems due to its fast frequency switching, continuous phase, and good spectral performance. Spurious free dynamic range (SFDR) and power consumption are two important metrics used to evaluate DDFS performance. This thesis proposes a direct digital synthesis scheme that combines table lookup and single-step angle rotation to achieve both high SFDR and low power. The angle rotation is based on a new precise approximation. The proposed scheme consumes only 0.25mW/MHz to achieve 114-dBc SFDR, which is more than 40% reduced power compared to the state-of-the-art schemes.
Angle rotation is widely used to synthesize digital frequency with high SFDR. The implementation is based on either successive approximation or complex multiplication. The former can use simple multiplierless computation units, but suffers from long latency and large internal bit-width required to reduce the accumulation of round-off errors. In contrast, the latter is free from the error accumulation, but requires many multipliers. To overcome the prior drawbacks, we introduce multiple starting points being effective in limiting the error accumulation, and propose a precise approximation that needs only two small multipliers to compute angle rotation for the fine phase.
As an inverse operation of DDFS, the rectangular-to-polar coordinate converter is widely used in communication systems. Previous techniques have been developed based on the CORDIC algorithm and a modified angle rotation. Both of them require large amount of hardware in that datapath units having excessive internal bit resolution or many multipliers are necessary. To make the design compact, we propose a novel approach using truncated radix-4 SRT division technique. Targeting on the performance specification that has practical applications, the proposed approach confirms very efficient design in terms of hardware cost and output latency.
직접 디지털 주파수 합성기는 빠른 주파수 변화를 필요로 하는 통신 시스템에 많이 사용된다. 이는 매우 빠른 주파수의 스위칭이 가능하며, 주파수 변경시 연속된 위상을 가지고, 우수한 주파수 특성을 가지기 때문이다. SFDR값과 전력 소모는 직접 디지털 주파수 합성기의 성능을 평가하는 두개의 중요한 요소이다. 이 논문에서는 테이블 참조와 각도 회전을 한번만에 하는 방식을 적용한 직접 디지털 주파수 합성 방법을 제안하였다. 제안된 방법은 기본적으로 높은 SFDR 성능을 가지면서 낮은 전력을 소모하는 특성을 가지고 있다. 시험칩 제작 결과 0.25mW/MHz의 낮은 전력을 소모하며, 114-dBC의 SFDR값을 달성하였다. 같은 주파수 성능을 가지는 다른 방식의 직접 디지털 주파수 합성기와 비교하여 40%정도 작은 전력을 소모한다.
각도 회전 방식은 선형적인 복잡도 증가의 특성을 지니고 있어서 높은 SFDR을 갖는 디지털 주파수를 합성하기 위해서 많이 사용되어 왔다. 실제 칩 구현은 연속적인 버터플라이 구조를 사용하거나 complex multiplication을 이용할 수 있다. 첫번째 방법은 간단한 multiplierless 계산이 가능하지만 latency가 길어지고 내부 bit-resolution이 높아져야 한다는 단점이 있다. 이와는 반대로 두번째 방법은 내부 bit-resolution을 낮추고 latency를 줄일 수 있지만 많은 multiplier를 필요로 한다. 이와 같은 이전 방식의 단점을 극복하기 위해서 테이블 참조를 이용한 복수의 starting position 개념을 도입하였고, 내부 bit-resolution을 줄이는데 매우 효과적임을 확인하였다. 이후의 미세 각도 회전을 위해서 두개의 multiplier를 사용하는 새로운 방식을 제안하여 latency를 줄이면서도 높은 SFDR값과 precision을 얻을 수 있게 하였다.
직접 디지털 주파수 합성의 역과정인 동시에 디지털 통신 시스템에 많이 사용되는 rectangular-to-polar coordinate converter를 효율적으로 디자인 하는 방법을 제안하였다. 이전 방식은 CORDIC 알고리즘에 기반을 두어 하드웨어가 복잡한 단점을 가지고 있다. 간단한 하드웨어를 만들기 위해서 modified radix-4 SRT division 방식을 사용하였다. 실제로 많이 사용되는 요구 성능에 맞추어 converter를 제작하였고, 제안된 방식이 작은 하드웨어를 사용하며, 전력 소모가 적고, latency 또한 작다는 것을 확인 하였다.
