With the help of speedy scaling, CMOS starts to conquer the market of wireless SOC (System on a Chip) where power consumption is one of the most important issues. However, with respect to RF and analog design, scaling has not only bright side, e.g. NF gets better with scaling but linearity which is directly related with power consumption scales adversely. Thus, linearity optimization will be major issue in low power CMOS receiver with the start of never-ending scaling.
This thesis is mainly focused on the linearization of CMOS RF circuits. First, highly linear CMOS RF front-ends, LNA and mixer circuits adopting MOSFET transconductance linearization by linearly superposing several common-source FET transistor in parallel (multiple gated transistor, MGTR), combined with some additional circuit techniques such as cascode for amplifier and harmonic tuned load mixer, are reported. Experimental results show IP3 improvements at given power consumption by as large as 10 dB for the LNA at 900-MHz and 7 dB for the Gilbert cell mixer at 2.4-GHz without sacrificing other features such as gain and NF.
Second, starting from investigating the behaviors of basic two differential circuits, such as fully differential amplifier and pseudo differential amplifier, a Differential MGTR (DMGTR) is newly proposed to improve the linearity (IIP3) of differential circuit without loss of differential benefits and other RF characteristics. Compared with conventional design approach, this design improves the IIP3 of 13 dB at similar CMRR, gain, and NF at negligible extra power consumption. With the DMGTR technique and other newly proposed programmable gain amplifier architectures, RF digitally Programmable Gain Amplifiers (RFPGA) for various mobile digital TV applications are designed. Measurement results of the UHF band RFPGA show NF of 4.5 dB, gain of 27 dB, and gain range of as large as 55 dB with 0.25dB resolution.
본 논문은 CMOS 수신기 회로의 저전력 설계를 위한 RF 회로의 최적화에 관한 내용이다. 특별히 최근의 빠른 CMOS 공정의 회로 선폭의 미세화는 선형성의 개선이 다른 성능 즉, 잡음지수나 이득보다 저전력을 위해 중요한 요소가 되고 있다. 이에 CMOS RF 회로의 선형성 개선에 대해 고찰 하였다.
CMOS 회로의 선형성은 주로 트랜스컨덕턴스의 비선형성과 관계 되며 이것을 상쇄하기 위해 적절한 사이즈 와 바이어스를 갖는 보조 트랜지스터를 활용하였다. 그런데 이러한 방법은 하모닉 성분의 되먹임 작용으로 인해 트랜스컨덕턴스가 선형화 되는 만큼의 선형성 개선을 보여주지 못하였다. 이에 LNA의 경우에는 캐스코드 기법을 사용하고 믹서의 경우에는 공진 부하를 사용하여 하모닉 성분을 제거 하여 선형성을 대폭 개선 시켰다. 제안된 회로는 LNA 의 경우에는 10dB 의 IIP3 개선이 이루어졌고 믹서 회로에서는 6.5 dB 의 IIP3가 개선 되었다.
또한 최근의 System On Chip (SOC) 회로에서는 디지털 회로의 집적으로 말미암아 디지털 잡음이 RF, analog 회로에 영향을 주게 된다. 이러한 영향을 줄이기 위한 방법으로 차동회로가 쓰이게 된다. 본 논문의 후반부에서는 이와 같은 차동회로의 선형성을 개선하기 위해 선형성에 영향을 미치는 차동회로 전류의 고차 미분계수인 gm² 을 분석함으로써 DMGTR 이라는 선형화방안을 제안 하였으며, 잡음 지수나 이득 등의 저하없이 그리고 차동회로의 장점인 CMRR 의 미미한 변화 내에서, 추가적인 전력소모 없이 IIP3를 13dB 개선하는 효과를 보여주었다.
그리고 이와 같은 차동회로를 이용하여 지상파 디지털 TV 수신용 IC의 선형성이 개선된 저전력RF Programmable Gain Amplifier (RFPGA)를 제작 하였다. RFPGA는 큰 신호와 작은 신호를 모두 적절히 받아들이기 위해 큰 gain range와 작은 gain step을 가져야 한다. 큰 gain range를 위해서 다단 저향과 두개의 앰프를 사용하는 방법을 제안 하였으며 작은 gain step을 위해서는 소스 폴로워에 게인 조절을 위한 트랜지스터를 스위칭하여 게인을 조절하는 새로운 구조의 방법을 제안 하였다. 이와 같은 방법으로55 dB gain range를 0.25dB step 으로 동작 할 수 있게 하였다.
위의 DMGTR 회로와 새로운 step gain amplfier 방법을 이용하여 0.18mm CMOS 공정으로 RFPGA를 제작하였으며 UHF RFPGA 경우 16.5 mW 소모에 4.5 dB 의 잡음지수와 28 dB 의 이득, -4dBm 의 IIP3 가 측정 되었으며55dB gain range를 0.25 dB step 으로 동작하는 것이 확인되었다.
