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Communication-efficient hardware acceleration for fast functional simulation = 고속 시뮬레이션을 위한 효율적인 하드웨어 가속 방법
서명 / 저자 Communication-efficient hardware acceleration for fast functional simulation = 고속 시뮬레이션을 위한 효율적인 하드웨어 가속 방법 / Young-Il Kim.
저자명 Kim, Young-Il ; 김영일
발행사항 [대전 : 한국과학기술원, 2005].
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DEE 05022

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초록정보

This thesis presents new technology that accelerates the system verification. The proposed method partitions testbench program into software and hardware such that the execution of the hardware-mapped testbench is accelerated, thus enabling fast functional simulation. Traditional functional verification methods, which are based on logic simulation, become very time consuming as design complexity increases. To speed up functional simulation, hardware acceleration is used to offload calculation-intensive tasks from the software simulator. However, the communication overhead between software simulator and hardware accelerator is becoming a new critical bottleneck. To reduce the communication overhead, it is suggested to identify a part of the testbench tightly coupled with the hardware-mapped DUT and move it into the hardware accelerator by converting testbench synthesizable. Our experiments demonstrated that the proposed method reduces the communication overhead by a factor of about 40 compared to the conventional hardware accelerated simulation while maintaining the cycle accuracy and strict compatibility with the original testbench.

SoC 디자인의 복잡도가 증가함에 따라 전체 디자인 과정에서 검증이 차지하는 비중이 점차 증가하고 있다. 일반적으로 하드웨어 디자인은 HDL 이라는 하드웨어 기술 언어를 사용하여 모델링하며, 이를 검증하기 위한 환경인 테스트 벤치도 HDL로 기술한다. 이러한 전체 디자인 검증 환경은 소프트웨어 프로그램인 HDL 시뮬레이터에서 수행 된다. 하지만 이러한 소프트웨어 시뮬레이션 방법은 쉽게 적용할 수 있다는 장점은 있지만, 복잡한 디자인의 경우 수행시간이 너무 오래 걸리는 단점이 있다. 시뮬레이션 속도를 향상시키기 위하여 소프트웨어 시뮬레이터에 하드웨어 가속기를 결합하는 방법이 사용되어 왔다. 소프트웨어 시뮬레이터를 사용할때와 비슷한 노력으로 빠른 속도를 얻을수 있다는 장점이 있다. 일반적으로 합성이 가능한 DUT (Device Under Test)는 하드웨어 가속기에서, 합성이 불가능한 테스트벤치는 시뮬레이터에서 동작하며, 매 시뮬레이션 싸이클마다 서로간에 동기화 (synchronization)를 맞추게 된다. 하지만 시뮬레이터와 가속기 사이의 이러한 통신 부담으로 인하여 전체 시뮬레이션 속도는 100 KCPS (Cycle Per Second)로 제한된다. 본 학위논문에서는 시뮬레이션 가속기의 속도는 증가시키기 위해 통신 부담은 줄이면서, 이에 소요되는 디자이너의 노력은 최소화 하는 방법을 제안한다. 한꺼번에 보내는 데이터의 양(burst size)를 증가 시키면 같은 양의 데이터를 더 빠르게 전송 할수 있는 통신 채널의 특성을 이용하여, 시뮬레이터와 가속기 사이에 매 싸이클마다 동기를 맞추지 않고 여러 싸이클에 한번만 한꺼번에 동기를 맞추는 방법을 사용하였다. 이를 가능 하게 하기 위해 테스트벤치 내부에 DUT와 루프를 생성하는 부분을 찾아서 하드웨어 가속기로 이동시키는 테스트벤치 분할 방법을 제안하였다. 또한 이동된 테스트벤치를 하드웨어 가속기에 매핑하기 위해서 합성 가능하도록 자동으로 변환해 주는 테스트벤치 변환 방법을 제안하였다. 실험 결과에 의하면 여러가지 실제적인 디자인을 적용하였을때 기존의 방법에 비해 40분의 1정도로 통신 시간을 줄일 수 있었으며, 전체 시뮬레이션 시간은 7-14 배 정도 향상 되었다. 이 방법은 성능 향상 뿐 아니라 기존의 테스트 환경과의 완벽한 호환성은 유지하면서, 기술을 적용하기 위한 디자이너의 노력을 자동화를 통해 최소화 할수 있다.

서지기타정보

서지기타정보
청구기호 {DEE 05022
형태사항 x, 108 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김영일
지도교수의 영문표기 : Chong-Min Kyung
지도교수의 한글표기 : 경종민
수록잡지명 : "TPartition: testbench partitioning for hardware accelerated functional verification". IEEE design and test of computers, v.21.no.6, pp. 484-493(2004)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 104-108
주제 Simulation acceleration verification
communication-efficient hardware
시뮬레이션 가속 검증
효율적인 하드웨어 가속 방법
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