상위 수준 회로 합성(HLS)은 회로 설계의 동작적 기술을 레지스터 전달 단계의 구조적인 기술 방식으로 변환하는 과정이다. 또한 캐리 세이브 가산기(CSA)는 캐리 전달 가산기(CPA)와 달리 캐리 전달 지연이 없어 연산회로의 연산 속도를 향상시키는데 효과적인 설계 단위이다. 그러나 CSA는 다음과 같은 이유로 상위 수준 회로 합성에 적합하지 않다. 첫째로, CSA 최적화를 위해 변환된 CSA 그래프 상의 노드 수는 원래 그래프의 노드 수보다 증가하므로 단일 CSA 노드 단위로 스케줄링하고 자원 공유(바인딩) 할 경우 연산 시간은 오히려 증가할 수도 있다. 둘째로, CSA 변환 규칙에 의해 기존 연산식의 곱셈이 부분-곱들의 합으로 변환되어 피연산자의 개수가 증가하므로 HLS의 바인딩 단계에서 다중화 장치(mux)의 입력 피연산자의 수가 늘어나 결과적으로 회로의 면적과 지연 시간이 증가한다. 셋째로, 일반적인 캐리 전달 가산기(CPA)가 2개의 입력 포트와 1개의 출력 포트를 가지는데 반해 CSA는 3개의 입력 포트와 2개의 출력 포트를 가지고 있어 설계시 추가적인 레지스터와 mux를 요구하게 된다.
본 연구에서는 HLS의 스케줄링, 바인딩 단계에서 CSA를 사용한 설계의 한계점을 극복하고 CSA의 장점을 HLS에서 활용하기 위해 k-CSA라는 설계 단위 모듈을 제안하고 이를 사용한 HLS 설계 과정 및 알고리즘을 개발하였다. k-CSA를 사용한 설계 방식에서는 CSA를 k개의 단위 구조로 합성하고 이를 추상화 하여 하나의 기본 연산 블록으로 간주한 뒤, k-CSA단위로 스케줄링 및 바인딩 과정을 수행한다. 이 과정에서 클럭 주파수에 따른 k-CSA 모듈 선택 과정과 전체 연산 시간을 최소화 하기 위한 피연산자 단위의 스케줄링, 그리고 각 피연산자들을 k-CSA 모듈에 바인딩하는 알고리즘이 함께 수행된다. 제안된 HLS 과정을 CSA 변환을 적용할 수 있는 몇 가지 HLS 벤치마크 설계에 적용해 본 결과 기존 설계 방식에 비해 회로 면적을 증가시키지 않으면서 평균적으로 36.63%의 연산 시간을 향상시켰다.
