In modern CMOS technology, a large number of logic blocks and I/O blocks operate in higher speed and demand more power while the operating voltage is lowered continuously. The parasitic resistance and inductance existing on the power/ground distribution network generates significant voltage ripple, so called IR drop and Simultaneous Switching Noise (SSN), respectively. The generated power/ground noise causes performance degradation, timing delay, skew and EMI. Also, next generation System-on-Package (SoP) technology has noise sensitivity even more, as expected. This paper investigated the model for the whole on/off-chip power/ground network and verified the model with the on-chip probing using VNA. Then, with the verified model, this paper analyzed the power/ground impedance seen at the driver in a chip and also analyzed the power/ground noise isolation in the chip.
현대의 CMOS 기술에서는 수많은 논리 블럭과 입출력 블럭이 고속 동작하고 있으며 동작전압은 지속적으로 낮아지는 반면 요구전력은 오히려 높아지고 있다. 이러한 기술경향에 따라, 전력접지망에 존재하는 기생 저항과 인덕턴스 성분은 IR 드롭이나 동시다발적스위칭에 의한 잡음이라 불리는 심각한 전압 리플을 형성하고 있다. 생성된 전력접지 노이즈는 시스템 성능저하, 시간 지연, 스큐, EMI와 같은 문제를 야기한다. 뿐만 아니라, 차세대 시스템온패키지 기술에서는 이와 같은 노이즈에 대한 민감도가 더욱 커질 것으로 전망된다. 이 논문에서는 칩 내외에서의 전력접지망에 대한 모델을 제시하고 그 모델을 VNA를 사용한 온칩 측정을 통해 검증하였다. 그리고 그 모델에 입각하여 칩 위의 드라이버에서 관찰한 전력접지 임피던스를 분석하고 칩 내의 전력접지 노이즈 차단에 대해 분석하였다.
