The adder is the most important arithmetic component that it is commonly used in microprocessors and mobile devices. As the mobile systems get popular recently, the concern over the high performance and low power adder gets larger than before. By this time, the research about the adder has been well advanced, and the hybrid adder technique to satisfy simultaneously high performance operation, low power consumption and cost effectiveness was frequently used. Above-mentioned hybrid adder is the adder implemented using merits of some adders. On the one hand, the current digital logic design trend is toward the static logic having the merit of being robust in the presence of noise because the dynamic logic has the parasitic effects such as charge sharing and charge leakage.
There are some hybrid adders composed of the static logic. They are implemented to Ling’s derivation and conditional sum architecture. In these adders, the part generating the carry signal is optimized, but the part outputting the final sum is complex and composed of lots of transistors. Therefore, the load capacitance connected to carry signals and the parasitic capacitance between transistors is large. So, the transistors of larger size are required in gates connected to the large load capacitance. This method contents the high performance operation, but it does not content the low power consumption.
To solve this problem, the new conditional sum architecture-I and the new conditional sum architecture-II of the simple structure is proposed in this thesis, where they are composed of not two-stage multiplexer circuits but single-stage multiplexer circuits. In the proposed conditional sum architecture, the control signal of the conventional conditional sum architecture is used as input signals of a logic gate, and the output signal of one is used as the control signal of single-stage multiplexer circuits. Then, the load capacitance and parasitic capacitance in conditional sum architecture is reduced, and the proposed adder simultaneously achieves high performance operation and low power consumption.
To verify the correctness, the HCLCSA-adder and proposed adder are simulated. The simulation of two adders is based on the 0.18um CMOS process parameter and HSPICE models with 1.8V supply voltage. The parasitic capacitance and resistances are included in the simulation, and the post layout simulations are performed for two adders. When it is compared to the HCLCSA-adder, the proposed adder can save about 4% of maximum delay in the critical path. The average power consumption is obtained with random input vectors. About 19% of the average power consumption is saved in the proposed adder. Also, the proposed adder can save about 7% of the layout size and about 9% of the transistor count. In addition, in order to verify the operation correctness and measure the critical path delay, two adders are implemented in the chip. The measurement results show correct operation, and the maximum delay in the critical path of the HCLCSA-adder and proposed adder is 920ps and 880ps, respectively.
가산기는 마이크로프로세서나 휴대용 기기에서 공통적으로 사용되는 가장 중요한 회로중의 하나이다. 최근에 휴대용 기기들이 발전함에 따라 고성능 저전력 가산기에 대한 관심이 급증하고 있다. 지금까지 가산기에 대한 연구가 활발히 진행되어 왔으며, 고성능, 저전력, 그리고 비용효과를 동시에 만족시키기 위해 하이브리드 기법이 많이 이용되고 있다. 한편, 현재 디지털 회로의 디자인 기법은 동적 회로 기법에서 정적 회로 기법으로 바뀌고 있는 추세이다.
정적 회로로 구성된 몇몇 하이브리드 가산기들이 존재한다. 이 가산기들은 캐리 신호를 만들어내는 부분과 그 신호를 이용해 출력값을 만들어내는 부분으로 구성되어 있다. 캐리 신호를 만들어내는 부분은 효율적으로 구현되었지만, 출력값을 만들어내는 부분은 매우 복잡하며 많은 수의 트랜지스터로 구성되어 있다. 그 결과, 가산기의 성능을 좌우하는 캐리 신호에 연결된 커패시터의 용량이 크게 된다. 전력소모와 커패시터의 용량은 정비례 관계에 있기 때문에 저전력 소모를 만족시키기 위해서는 커패시터의 용량을 줄여야 한다. 앞에서 언급된 문제점을 해결하기 위해, 출력값을 만들어내는 부분을 간단한 구조로 만들기 위한 기법을 제안했다. 그 기법은 2단 다중화 회로를 1단 다중화 회로로 바꾸는 것이다. 기존의 2단 다중화 회로에서 사용되었던 컨트롤 신호를 새로운 게이트의 입력신호로 사용하고, 그 새로운 게이트의 출력값을 1단 다중화 회로의 컨트롤 신호로 사용하는 것이다. 새롭게 제안된 기법을 사용하면 앞에서 언급된 캐패시터의 용량을 줄일 수 있게 되어 고성능 저전력 효과를 동시에 만족시킬 수 있다.
제안된 가산기를 기존의 가산기와 비교하기 위해 시뮬레이션 되었다. 포스트 레이아웃 시뮬레이션이 두 개의 가산기에 수행되었으며, 제안된 가산기는 최대 지연시간에서 기존의 가산기보다 약 4% 정도 향상되었다. 평균 전력 소모는 랜덤 입력값을 이용해 비교하였다. 제안된 가산기의 평균 전력은 기존의 가산기보다 약 19% 정도 적게 소모됨을 확인할 수 있었다. 이 외에 레이아웃 사이즈에서 약 7% 정도, 그리고 트랜지스터 개수에서도 약 9% 정도 감소됨을 확인할 수 있었다. 동작의 검증을 위해 두 개의 가산기를 설계한 테스트 칩을 IDEC MPW의 Dongbu-Anam 0.18㎛ CMOS 공정을 이용해 제작하였다. 칩 테스트 측정 결과, 두 개의 가산기의 올바른 동작을 확인할 수 있었고, 기존의 가산기와 제안된 가산기의 최대 지연시간은 각각 920ps와 880ps이다.
