Each stage of pipelined ADC consisits of Sub-ADC and MDAC(Multiplying DAC) using OP-Amp. By insufficient OP-Amp gain, MDAC output has the stage gain error. This stage gain error causes bad DNL, INL characteristics and missing codes. For compensation of the stage gain error, the proposed MDAC uses variable capacitor. The variable capacitor is controlled by 5-bit digital codes.
But detection of the stage gain error using analog circuit is a difficult problem, because quantity of the error is very small. In this thesis, the stage gain error detecting scheme uses a statistical analysis of output digital codes. As ADC output codes are accumulated during ADC operation, specific code hit level is lower than wide range mean level. The variable capacitor is controlled for minimization of wide range hit level and specific code hit level, so that the MDAC gain error is compensated. Therefore this proposed MDAC gain error compensation method will improve ADC static characteristics, DNL and INL. The proposed method have the merits that interrupt time is not required and this method need a little of additional circuitry. The proto-type has 10bit-50MS/s specification. Analog system was designed using Hynix 0.35 CMOS process and the circuit for MDAC gain error analysis will be implemented using FPGA.
파이프라인 ADC의 각 스테이지는 Sub-ADC와 OP-앰프를 이용하는 MDAC으로 구성된다. OP-앰프의 이득이 충분하지 못한 경우, MDAC 출력은 이득에러를 발생시킨다. 이 MDAC 이득에러는 DNL, INL 특성을 나쁘게 하고, 나타나지 않는 코드를 발생할 수도 있다. MDAC 이득에러를 보정하기 위해서 가변 커패시터를 이용한 MDAC 구조를 제안하였다. 그리고 출력코드의 누적분포를 이용하여 MDAC 이득에러를 검출할 수 있도록 하였다. 제안된 방법은 인터럽트 시간이 불필요하고, 추가적인 회로가 크지 않다는 장점이 있다. 설계된 회로는 10비트, 50MS/s로 동작하도록 하였다. 아날로그 블록은 하이닉스 0.35um CMOS 공정을 사용하여 디자인 되었고, MDAC 이득에러 분석을 위한 회로는 FPGA를 이용하여 구성된다.
