This thesis presents a new design of a digital image signal processor developed for CMOS image sensors. CMOS image sensors (CISs) have various benefits compared with charge-coupled devices (CCDs), though the image acquired from a CIS has lower quality than that from a CCD. In order to enhance the quality of CIS images, it is required to do enhancing and reproducing processes such as color demosaic, white balance, color correction, gamma correction, and color conversion.
In conventional designs [7-10], these processes are implemented separately. In this thesis, a combined image signal processing is proposed, which merges several image processes such as color correction, white balance, and color conversion into a single processing. Also it reduces three gamma correction blocks into one block, leading to reduce hardware area and power consumption.
The proposed image processor has the comparable performance to enhance and reproduce images compared with a conventional. The proposed image processor is implemented by Verilog-HDL and synthesized with CMOS 0.18um standard cell library. In results, it reduces the hardware area by 23.8% and the power consumption by 10% compared with a conventional.
최근 디지털 카메라, PC 카메라, 휴대폰용 카메라 등 이미지 센서 및 시스템의 소형화, 저전력화가 요구됨에 따라서 기존에 주로 사용되던 CCD 이미지 센서에서 CMOS 이미지 센서(CIS)로 대체되는 경향이다 [4]. CIS는 CCD 센서에 비해 전력 소모가 적고, 이미지 센서 이외의 디지털 블록과의 집적이 가능하다는 장점 때문에 최근의 휴대용 이미지 센서 시스템에 많이 응용되지만, CIS에서 획득된 영상은 CCD 이미지 센서에서 획득된 영상에 비하여 영상의 질이 좋지 않다는 단점이 있다. 이러한 단점을 보완하기 위해서 CIS에서 획득된 영상에는 몇 단계의 이미지 처리 과정이 필요하다. 이미지 프로세서에는 color demosaic, color correction, white balancing, gamma correction, color conversion, 등의 처리 과정이 필요하다. 본 논문에서는 블록간 연산의 유사성을 이용한 새로운 결합된 영상 신호 처리 구조를 제안하고, 하나의 프로그램이 가능한 piece-wise linear gamma 블록을 사용하는 면적에 효과적인 이미지 프로세서를 제안한다. 본 논문의 이미지 프로세서는 simulation을 통해 성능에 관한 검증하고 Verilog-HDL을 이용한 구현하고, CMOS 0.18um 공정을 이용하여 합성하였다. 제안한 구조를 이용한 결과, 기존의 프로세서에 비하여 이미지 질의 차이가 거의 없으면서 면적은 23.8%, 전력은 10%를 줄여진 프로세서를 얻을 수 있다.
