This work presents a 2.4 GHz single-chip low power receiver realized in a 0.18 mm CMOS process. Among the various receiver architectures, direct conversion receiver (DCR) is a viable candidate solution for low cost and low power. However, there are several problems in using DCR such as large DC offset, LO leakage. 1/f noise and I/Q mismatch. To alleviate these problems, single IF DCR architecture has been proposed which combines the advantage of both the super-heterodyne and DCR architectures.
The linearity performance requirement becomes more critical in modern RF communication system. Especially, for the use at unlicensed 2.4 GHz ISM bands, highly linear receiver is required for the immunity to the various interferer signals of different standards. The linearity of the LNA and mixer directly related to that of the receiver front-end. Usually, the nonlinearity of the receiver front-end is limited by that of the down-conversion mixer and thus a highly linear mixer is required. Since IIP3 is approximately proportional to the DC power consumption, it is a great challenge to achieve high linearity at low power.
In this paper, a highly linear low power 2.4 GHz CMOS receiver based on current amplification and mixing using current mirroring technique is proposed. This is based on single IF DCR and thus suitable for silicon integration. A receiver front-end circuit operating at 2.4 GHz is designed and fabricated in 0.18㎛ CMOS process. The circuit technique to improve the linearity of the receiver is explained in detail and the fabrication results are reported. In the proposed mixer, linearity is greatly improved by using current mirror amplifier and transconductance linearization using multiple gated transistors.
Also, a low power CMOS receiver baseband analog chain based on alternating filter and gain stage is reported. The optimization method has been proposed with the derivation of the relations between dynamic range and current consumption of the analog filter-amplifier chain. For the given specifications of the baseband analog block, optimum allocation of the gain, IIP3 and NF of the each block was performed to minimize current consumption.
The fully integrated receiver was fabricated in 0.18㎛ CMOS technology and IIP3 of -9 dBm with RF front-end gain of 32 dB and noise figure of 6.5 dB were obtained at 8.8 mW power consumption. It exhibits a higher linearity figure-of-merit than other published mixers. Also, the fully integrated receiver baseband analog chain was fabricated and IIP3 of 30 dBm with a gain of 55 dB and noise figure of 31 dB were obtained at 4.86 mW power consumption.
This dissertation also includes a compact model to accurately describe the higher-order derivatives of the MOSFET transconductance using short-channel I-V equations based on unified charge control model and improved mobility model. Based on this model, we propose and implement simple procedure for extracting the model parameters from measured data. Experimental results show that the model predicts MOSFET nonlinearity with a good accuracy.
본 논문은 2.4 GHz 대역의 단일칩 저전력 CMOS 수신기 설계에 관한 연구에 중점을 두었다. 단일칩 CMOS 수신기 구현을 위해 연구되고 있는 직접변환방식의 수신기 구조를 살펴보고, 이러한 수신기 구조에서 나타나는 DC 오프셋, IQ 부정합, 1/f 잡음 등의 문제점들을 해결하기 위해 단일 IF를 가지는 직접변환방식 구조를 제안하여 적용하였다. 수신기 구조 측면에서 외부 간섭 신호에 강인한 구조를 가지도록 IF를 결정하였으며, CMOS 단일칩 구현에 적합하도록 하였다.
수신기에서는 다양한 간섭 신호들에 대해 강인하게 동작하도록 하기 위해 수신기의 높은 선형성이 요구된다. 특히 2.4 GHz 대역은 다양한 간섭 신호들이 혼재하기 때문에 더욱 더 높은 선형성을 필요로 한다. 수신기의 LNA와 주파수 혼합기의 선형성은 수신기 RF단의 선형성에 직접적인 영향을 미치며, 특히 주파수 혼합기에 의해 수신기의 선형성이 제한되므로 높은 선형성을 가지는 주파수 혼합기가 필요하다. 회로의 선형성 지표인 IIP3는 DC 전력 소모에 직접적으로 비례하므로 저전력에서 높은 선형성을 가지는 회로를 구현하는 것은 큰 과제이다.
본 논문에서는 전류 증폭 및 혼합을 이용하여 높은 선형성을 가지는 CMOS 수신기 회로를 제안하였다. 기존의 수신기 회로에서는 주파수 혼합기의 전압-전류 변환단에 의한 비선형성의 증가로 인해 전체 수신기 회로의 선형성이 떨어지는 문제점이 있었다. 이를 해결하기 위해 제안한 주파수 혼합기 회로에서는 전압-전류의 변환없이 전류 증폭을 하기 위하여 전류 미러를 이용한 전류 증폭기를 사용함으로써 저전력으로 높은 선형성을 얻을 수 있게 된다.
기저대역 아날로그 회로에서는 전류 소모를 최소화하기 위한 설계 방법을 제안하고 이를 적용하였다. 증폭단과 필터단을 교대로 배치하여 최적의 기저대역 아날로그단을 구성하였으며, 전류와 NF, IIP3 등의 관계로부터 전체 기저대역 아날로그 단의 dynamic range와 전류의 관계를 도출하여 최적화하는 방법을 제안하였다. 제안한 설계 방법을 이용하여 각 단의 증폭도, IIP3, 잡음지수 등을 분배함으로써 저전력으로 기저대역 아날로그 단에서 원하는 성능을 얻을 수 있도록 하였다.
제안한 2.4 GHz CMOS 수신기는 0.18㎛ CMOS 공정을 이용하여 구현되었다. 선형성을 향상시키기 위한 회로 기술을 적용하여 측정 결과를 통하여 검증하였다. 집적된 CMOS 수신기 회로는 8.8 mW 의 전력 소모에서 32 dB의 RF front-end 증폭도와 -9 dBm의 IIP3특성을 가짐을 검증하였으며, 제안한 회로 구조의 성능을 기존의 논문과 비교하였을 때 가장 우수한 성능지수를 나타내었다. 또한 기저대역 아날로그 회로는 4.86 mW 전력 소모에 55dB의 증폭도, 30dBm의 IIP3, 31 dB의 잡음지수 성능을 얻음으로써, 최소의 전력 소모로 성능을 최적화하였다.
또한, CMOS 소자의 IIP3 특성을 정확히 예측하기 위해 unified charge control model과 개선된 mobility 모델을 바탕으로 하는 short-channel IV 모델을 이용하여 compact 모델을 구성하고 파라미터 추출 방법을 제안하였다. 측정결과로부터 모델을 검증함으로써 제안한 모델이 CMOS 소자의 고차 미분 성분들을 정확하게 모델링 할 수 있음을 확인하였다.
