Phase-locked loop (PLL) and delay-locked loop (DLL) are widely used in solving the problem of the clock synchronization. However, several hundreds of clock cycles are required for both PLL and DLL to lock the system. Furthermore, PLL and DLL are sensitive to the process, voltage, and temperature (PVT) variations. On the other hand, a synchronous mirror delay (SMD) requires only two clock cycles in order to suppress the clock skew. Besides, the SMD is robust to the PVT variations because it consists of only digital circuits.
This dissertation proposes two techniques of the clock synchronization using the SMD.
First, an area-reduced interleaved synchronous mirror delay (ARI-SMD) is proposed in order to reduce both the circuit area and the consumption power. The conventional interleaved SMD has a pair of forward delay array (FDA) and backward delay array (BDA) in order to reduce the clock skew of the conventional SMD by half. However, the proposed ARI-SMD requires only one FDA and one BDA by using two multiplexers. Simulation results show that the proposed ARI-SMD has an advantage of about 40% area reduction and about 20% consumption power reduction compared to the conventional interleaved SMD. And, the total locking time of the ARI-SMD is 4 clock cycles.
Second, a high-resolution SMD is proposed in order to reduce the clock skew even further. It is an extended concept of the ARI-SMD. While ARI-SMD increases its resolution by two, the high-resolution SMD increases its resolution by eight. The high-resolution SMD reduces the clock skew in two steps. Coarse phase lock is achieved by the conventional SMD. Fine phase lock is achieved by the successive approximation register for the sake of fast locking. Measured results show that the maximum clock skew of the proposed high-resolution SMD is 140psec in the frequency range from 170MHz to 230MHz and that the consumption power is 14.85mW at 230MHz in a 0.35㎛ 1-poly 4-metal CMOS technology. The RMS jitter and the Peak-to-Peak jitter are 9.9ps and 61.8ps, respectively, at 230MHz and the total locking time is 10 clock cycles.
클럭 동기화 문제를 해결하기 위해 phase locked loop(PLL)와 delay locked loop(DLL)가 널리 사용되고 있다. 그러나, PLL과 DLL이 전체 시스템을 로킹하는 데에는 수 백 사이클의 클럭이 필요하다. 더군다나, PLL과 DLL은 공정, 전압, 온도의 변화에 민감하다. 반면에, 동기 미러 지연소자는 클럭 스큐를 줄이는 데에 두 사이클밖에 필요하지 않다. 게다가, 동기 미러 지연소자는 오직 디지털 회로로 구성되어 있기 때문에, 공정, 전압, 온도의 변화에 둔감하다.
본 학위논문에서는 동기 미러 지연소자를 이용하여 클럭 동기화의 두 가지 방법을 제안한다.
먼저, 회로 면적과 소모 전력을 줄이기 위하여 면적을 감소시킨 중첩된 동기 미러 지연소자를 제안한다. 기존의 중첩된 동기 미러 지연소자는 클럭 스큐를 반으로 줄이기 위하여 한 쌍의 FDA와 BDA를 가지고 있다. 그러나, 제안하는 회로는 두 개의 멀티플렉서를 사용함으로써 오직 한 개의 FDA와 BDA를 필요로 한다. 모의 실험 결과, 제안하는 회로는 기존의 중첩된 동기 미러 지연소자와 비교하여 약 40%의 면적 감소와 약 20%의 소모 전력 감소의 장점이 있다는 것을 알 수 있었다. 그리고, 면적을 감소시킨 중첩된 동기 미러 지연소자의 전체 로킹 시간은 네 사이클이다.
두 번째로, 클럭 스큐를 더욱 줄이기 위하여 고해상도 동기 미러 지연소자를 제안하였다. 이것은 면적을 감소시킨 중첩된 동기 미러 지연소자의 개념을 확장시킨 것이다. 면적을 감소시킨 중첩된 동기 미러 지연소자는 해상도를 두 배 증가시킨 반면에, 고해상도 동기 미러 지연소자는 해상도를 8배 증가시킨다. 고해상도 동기 미러 지연소자는 두 단계에 걸쳐 클럭 스큐를 감소시킨다. 첫번째 단계에서는 기존의 동기 미러 지연소자에 의하여 로킹이 이루어진다. 두번째 단계에서는 빠른 로킹을 위해서 연속적인 근사 레지스터가 사용됨으로써 좀더 미세한 로킹이 이루어진다. 170MHz부터 230MHz까지의 주파수 영역에서 제안하는 고해상도 동기 미러 지연소자의 최대 클럭 스큐는 140psec이고, 230MHz에서의 소모전력은 14.85mW라는 것을 0.35㎛ 1-poly 4-metal CMOS 공정으로 만든 칩의 측정 결과로부터 알 수 있다. 230MHz의 동작주파수에서, RMS 지터는 9.9ps이고, peak-to-peak 지터는 61.8ps이며, 전체 로킹 시간은 10 사이클이다.
