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Design of low phase noise fully differential LC-VCO = 낮은 위상 잡음 fully differential 구조의 LC전압 제어 발진기의 설계
서명 / 저자 Design of low phase noise fully differential LC-VCO = 낮은 위상 잡음 fully differential 구조의 LC전압 제어 발진기의 설계 / Hyun-Won Moon.
저자명 Moon, Hyun-Won ; 문현원
발행사항 [대전 : 한국과학기술원, 2004].
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In this thesis, the new differentially tuned varactor structures are proposed to improve the previous differentially tuned topologies such as an anti-parallel configuration and a complementary structure using inversion-mode MOS varactor. And NMOS cross-LC-VCO with parallel PMOS transistor that is superior to the complementary cross-coupled LC-VCO for low voltage application is proposed and verified using TSMC 0.18㎛ CMOS process. The phase noise performance of a new differentially tuned LC-VCO using the modified anti-parallel structure is improved by 10 dB at 100 kHz offset frequency and 5 dB at 1 MHz offset frequency than that of LC-VCO with the previous anti-parallel because it has a higher Q-factor due to no connection of lossy bulk substrate . Also, CMRR which is a figure-of-merit to determine the common-mode rejection is improved by 2 dB. To improve the previous complementary structure using the inversion-mode n-type and p-type varactors that experience the different noise disturbance due to the separated body bias ($V_DD$ and ground), the complementary accumulation-mode MOS AMOS) varactor structure is proposed using a triple well process such as TSMC 0.18㎛ CMOS technology. Because of the deep n-well in a triple-well process, the p-type accumulation-mode varactor is possible to use. Although the phase noise of the proposed LC-VCO using the complementary AMOS varactor is not better than the anti-parallel structure because the gate length of the implemented p-type AMOS varactor is used at 0.5㎛ to match the C-V characteristic of n-type accumulation-mode varactor which is provided by TSMC PDK, it shows the possibility to use the differentially tuned varactor structure because CMRR is improved by about 2 dB. As the feature size of CMOS technology is scaled down, the power supply is also down to sub-1V. Although the complementary cross-coupled LC-VCO has the best performance because it has higher negative-gm value at same bias current due to PMOS cross-coupled pair and lower 1/f noise up-conversion to maintain the waveform symmetry due to the complementary function of PMOS, it is not applicable for low voltage application due to the voltage headroom of PMOS cross-coupled pair. So, NMOS cross-coupled LC-VCO with parallel PMOS transistor is proposed. This proposed structure is verified using TSMC 0.18㎛ CMOS process and its phase noise performance is better than that of complementary structure at 1.3 V supply voltage. Additionally, the effects according to a kind of the degenerated impedance at the cross-coupled differential pair are investigated. And using the degenerated C and LC tank, the phase noise of the degenerated LC-VCO will be improved about 3dB at 1MHz offset.

본 학위 논문에서 기존의 anti-parallel 구조와 인버전 동작 MOS varactor를 이용한 differentially tuned 구조를 개선한 새로운 differentially tuned varactor 구조들을 제안하였다. 그리고 낮은 전원 전압에서complementary cross-coupled LC 전압 제어 발진기보다 더 우수한 성능을 가지는 PMOS 트랜지스터를 병렬로 연결한 NMOS cross-coupled LC 전압 제어 발진기를 제안하였고 TSMC 0.18㎛ CMOS 공정을 통해 증명하였다 손실 있는 bulk substrate의 연결이 없어 더 높은 Q-factor를 갖는 수정된 anti-parallel 구조를 이용한 새로운 differentially tuned LC전압 제어 발진기의 위상 잡음 특성은 기존의 anti-parallel 구조를 이용한 LC 전압 제어 발진기보다 100 kHz 주파수 옵셋에서 10 dB, 1 MHz 주파수 옵셋에서는 5 dB 정도 개선되었다. 또한 공통 모드 신호 제거 특성인 CMRR(Common-mode rejection ratio) 도 2dB정도 향상되었다. 분리된 body 바이어스로 서로 다른 노이즈 현상을 겪는 인버젼 동작 n-type 과 p-type MOS varactor를 이용한 기존의 complementary 구조를 개선하기 위해 triple-well공정인 TSMC 0.18㎛ CMOS를 이용한 complementary accumulation 동작 MOS varactor 구조가 제안되었다. Triple-well 공정의 deep n-well 때문에 p-type의 accumulation 동작 varactor를 사용할 수 있다. TSMC에서 제공되는 n-type의 accumulation 동작 MOS varactor의 특성과 일치를 시키기 위해 제작된 p-type의 게이트 길이를 0.5㎛ 를 이용하여 제작되었기 때문에 낮은 Q-factor로 인해 기존의 anti-parallel 구조의 LC 전압 제어 발진기의 위상 잡음 특성보다 낮게 나왔다. 하지만 CMRR 특성의 2 dB정도의 개선을 얻었기 때문에 differentially tuned varactor 구조로써 사용의 가능성을 제시하였다. CMOS 공정의 feature 사이즈가 작아짐에 따라 전원 전압도 1 V 아래로 내려가고 있다. 비록 기존의 complementary cross-coupled LC 전압 제어 발진기가 많이 사용되고 있지만 PMOS cross-coupled pair의 stack에 의해 낮은 전원 전압 사용에서는 적합하지 않다. 이를 해결하기 위해 PMOS 트랜지스터를 병렬로 연결한 NMOS cross-coupled LC 전압 제어 발진기를 제안하였고 TSMC 0.18㎛ CMOS 공정을 통해 검증하였고 제안된 구조의 위상 잡음 특성은 1.3 V 전원 전압에서 기존의 complementary구조보다 좋은 특성을 얻었다.

서지기타정보

서지기타정보
청구기호 {DEE 04054
형태사항 x, 126 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 문현원
지도교수의 영문표기 : Kwy-Ro Lee
지도교수의 한글표기 : 이귀로
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 115-119
주제 LC-VCO, PHASE NOISE
DIFFERENTIALLY-TUNED
VARACTOR STRUCTUREPOWER MOSFET ADMISSIBLE BANDWIDTHVIEW STEREOON
LC 전압 제어 발진기
위상 잡음
차동 제어 바렉터 구조 스테레오 변환차분법
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