본 논문은 각 단에서 1.5비트의 코드를 얻는 파이프라인 방식의 아날로그/디지털 변환기에서, 고해상도의 구현을 위해 잔류전압 증폭기(residue amplifier, MDAC)에 사용되는 커패시터의 부정합을 아날로그 영역에서 백그라운드 모드로 조정하는 기법에 관한 연구로써, pseudo-random 디더링 (dithering)을 이용하여 에러의 정보를 검출한다.
제안된 방식에서는 일반적인 파이프라인 아날로그/디지털 변환과정의 일부인 서브-D/A 변환과정에서 사용되어지는 기준전압을 커패시터의 부정합을 PN-변조하기 위한 디더(dither)로 사용했다. 이렇게 변조 된 부정합의 정보는 잔류전압 증폭기의 출력인 잔류전압(residue signal)에 포함되게 되고, 후에 동일한 PN 코드를 곱해줌으로써 (PN-correlation) 원하는 에러의 정보만을 검출할 수 있다.
제안된 기법에서는 커패시터 에러의 변조가 단순히 PN 코드에만 의존하는 것이 아니라, 입력된 신호가 어떤 영역에 속하는가 하는 것 또한 영향을 주도록 되어있다. 즉, 각 잔류전압 증폭기의 입력에 대한 서브-ADC의 출력코드(b)와 PN의 값에 의해서 $(SWAP=b^*PN)$ 증폭모드에서 두 커패시터 중 어느것이 기준전압 쪽으로 연결될 것인지 또는 피드백 경로에 연결될 것인지가 결정된다. 따라서 이 방식은 입력에 노이즈 신호를 더해주는 기존의 디더링과는 달리 신호의 스윙 범위를 최대로 유지할 수 있다는 장점이 있다.
부정합 에러의 보정을 위한 회로를 간략하게 하기 위해 정확한 에러의 크기를 측정하기 보다는 단순히 에러의 극성만을 측정하는 방식을 선택하였다. 정확한 에러의 측정은 디지털 연산 과정에서의 절사등을 고려할 때, 설계 목표 이상의 ADC의 해상도를 요구하며 디지털 회로의 복잡도를 높인다는 단점이 있다. 그러나 제안된 방식인 극성의 검출은 DS 변조기(DS modulator)와 디지털 어큐뮬레이터(accumulator)로 구성이 되며 정확한 연산을 요구하지 않으므로 추가적 회로의 부담이 줄어든다. 이렇게 검출된 에러의 극성을 기준으로 커패시터는 일정주기로 선형적으로 트리밍되어 커패시터의 부정합을 교정해 나간다. 에러를 영으로 만들어 가는 이 부궤환 루프는 검출된 에러가 목표한 해상도의 범위 이내로 들어올 때까지 계속된다.
제안된 비교적 간단한 에러교정 방법으로 인해 A/D 변환을 제외한 추가적인 회로의 부담이 적은 설계가 가능하였다. 아날로그 영역에서의 에러 보정 기법으로 인해 6개의 MSB 단들이 동시에 에러를 보정할 수 있다. 제안된 아날로그 영역에서의 보정의 또 하나의 장점은 잔류전압으로부터 에러성분 만을 검출하기 위해 신호성분을 제거할 수가 있다는 점이다. 신호성분이 제거된 PN-correlation은 에러의 정보가 아닌, 잡음처럼 변동 하는 성분을 상당히 줄여주어, 에러의 보정시간을 그렇지 않은 경우보다 10배 이상 빠르게 만들어준다.
테스트를 위해 제작된 칩은 0.18 ㎛ CMOS 공정을 이용해 제작이 되었으며, 패드를 포함하여 4.2x3.8 ㎟ 의 면적을 차지한다. 3V 전압에서 30MS/s의 속도로 동작 시 350mW의 전력소모를 보였다. 선형성 테스트에서는 14비트 레벨에서 ±1LSB의 INL특성을 보여주고 있으며, 이것은 제안된 셀프-트리밍 기법으로 인해 보통의 동작에서보다 3배 정도 개선된 값이다. FFT 테스트에서는 84dB의 SFDR 특성을 얻었고 이 결과는 앞에서 언급한 14비트 레벨의 INL 결과와도 부합한다.
에러의 보정을 위한 부가적인 회로의 면적은 2. ㎟ 정도이고, 에러의 검출을 위해 사용된 하나의 Δ ∑ 변조기는 MDAC가 소모하는 전력의 14%에 해당하는 전력소모를 보였다. 사용된 모든 Δ ∑ 변조기의 전력을 포함한다 하더라도 하나의 MDAC에서 사용하는 전력소모보다 작은 값이다.
