This work focuses on the background calibration techniques for pipelined ADCs, which are represented by a random number sequence (RNS) based method and a skipand-fill method. Each of them has its own strength and weakness. The RNS-based method performs background operations in the true sense without any performance restriction but it takes a long time to accomplish whole calibration process. The skip-andfill method can effectively reconstruct skipped samples but it requires too large digital hardware to be implemented into on-chip.
Firstly, a RNS-based background calibration technique is extended to the multi-stage calibration. It puts emphasis on correcting inter-stage residue gain errors mainly coming from capacitor mismatches and a finite op-amp DC gain. Proposed calibration process makes use. of comprehensive and effective methods such as a residue amplifier configuration with a tunable biased gain, a selective calibration scheme, and a block-LMS adaptation algorithm. This technique remarkably improves the ADC performance, especially when it is applied to multi-stage calibration. A prototype IC was fabricated in 0.18-㎛ CMOS technology. The designed ADC provides 10-bit resolution outputs with the SNDR of 55.3-dB and the SFDR of 62.6-dB. It works up to 80 MHz, dissipating 270-mW with a power supply of 1.8-V.
Secondly, the conventional skip-and-fill method becomes more feasible by an LMS adaptive algorithm. By biasing the residue gain with a value greater than 2, calibrated pipelined stages provide extra bits of resolution after their calibration. These extra bits can be effectively used to compensate for the accumulated truncation error. An intensive foreground operation for error measurement shortens the initial setting of each calibration factor and the background skip-and-fill method periodically updates these factors. The skip-and-fill algorithm with an LMS adaptation shows comparable performance to conventional algorithms under various input conditions, and can be implemented with the significantly reduced cost. The functionality and feasibility of the proposed architecture was verified by the simulation on the behavioral model which is described in MATLAB and Verilog HDL.
본 논문은 파이프라인 방식의 아날로그 디지털 변환기에서 구조적인 성능제한요소들를 보정하기 위한 배경 보정 기법들에 대해 다루고 있다. 이러한 기법들은 크게 임의수열을 이용하는 방법과 Skip-and-Fill 방법으로 나뉘어진다.
먼저 임의수열을 이용하는 방법은 커패시터값의 불일치와 유한한 op-amp 이득에 기인한 파이프라인단 사이의 잔여이득 오차를 보정하기 위한 것으로, 임의수열이 입력신호에 대해 갖는 무상관성에 바탕을 두고 있다. 제안하는 구조는 조정가능한 편향된 이득을 갖는 잔여증폭기, 다단보정에 적합한 선택적 보정 계획과 잔여증폭기의 이득을 제어하기 위한 블록 LMS 적응 알고리즘 등 시스템수준부터 회로수준까지 다양하고 효과적인 방법들을 사용하고 있다. 0.18-㎛ CMOS 공정을 사용하여 테스트 칩을 제작하였으며 제작된 칩은 약 80-MHz 클럭 주파수까지 동작하고 4.1-MHz 정현파 입력신호에 대해 55.3-dB의 SNDR과 62.6-dB의 SFDR로 약 10-Bit 정도의 분해능을 갖는 것으로 측정되었다.
두 번째 제안하는 보정기법은 기존의 Skip-and-Fill 방식의 On-Chip 구현가능성을 높이기 위한 것으로 오차보정을 위해 의도적으로 비운 샘플값을 복원하기 위한 필터의 탭값을 LMS 적응 알고리즘을 사용하여 가변적으로 조정함으로써 고정값을 갖는 일반적인 방식보다 상당히 적은 수의 필터탭만으로도 전체 성능을 유지시킬 수 있도록 한 방식이다. 기존 방식에 비해 곱셈기로 구현되는 필터탭의 수를 $\frac{1}{2}$ 수준으로 줄임으로써 비용절감을 기대할 수 있으며 Latency의 감소와 같은 부가적인 효과도 얻을 수 있다. 또한 의도적으로 왜곡된 잔여증폭기는 보정후 디지털 누적 연산오차를 상쇄시키는데 필요한 추가적인 분해능을 제공한다. MATLAB과 Verilog HDL로 기술된 Behavioral Model을 바탕으로 한 모의실험을 통해 동작의 타당성과 실현가능성을 검증하였다.
