Simulation is the most viable solution for the functional verification of SoC. The acceleration of simulation with multi-FPGA is a promising method to comply with the increasing complexity and large gate capacity of SoC. The multi-FPGA system is characterized by the interconnection architecture to incorporate multiple FPGAs. The gate utilization of FPGAs and speed of emulation in multi-FPGA system are limited by the interconnection architecture and the number of pins. Time-multiplexing of interconnection wires is the inevitable solution to solve the pin limitation problem that limits the gate utilization of FPGAs and speed of the multi-FPGA simulation accelerator. TOMi (Time-multiplexed, Off-chip, Multicasting interconnection) is the proposed time-multiplexed interconnection architecture for interconnecting multiple FPGAs. The most time-consuming factor of multi-FPGA simulation accelerator is the synchronization time among software simulator and multiple FPGAs. Synchronization means that intersecting signals among partitioned designs should satisfy concurrency at each simulation clock cycle. The synchronization for multi-FPGA system consists of scheduling-driven methodology and event-based methodology. This thesis proposes the circuit partitioning algorithm called SCATOMi (SCheduling-driven Algorithm for TOMi) for the inter-FPGA synchronization in multi-FPGA simulation accelerator. SCATOMi partitions the circuit for the critical path delay of the circuit to be minimized on TOMi architecture. SCATOMi improves the performance of the TOMi architecture by limiting the number of inter-FPGA signal transfers on the critical path and considering the scheduling of inter-FPGA signal transfers. The performance of the partitioning result of SCATOMi is 5.5 times faster than traditional partitioning algorithms. Experiments on architecture comparison show that, by adopting the proposed TOMi interconnection architecture along with SCATOMi, the pin count is reduced to 15.2%-81.3% while the critical path delay is reduced to 46.1%-67.6% compared to traditional architectures. This thesis also proposes a performance-driven event-based signal synchronization algorithm for multi-FPGA simulation accelerator. The synchronization time among FPGAs is optimized by the circuit partitioning considering the signal probability, net dependency reduction and efficient net clustering for reducing addressing overhead. Experiments show that the synchronization time is reduced to 8%-,18% of traditional algorithms. The event-based software-hardware synchronization optimizes the synchronization time between software simulator and the multi-FPGA system by exploiting event probability of primary nets. Experiments show that the software-hardware synchronization time is reduced to 60% of traditional algorithms.
시뮬레이션은 VLSI 디자인의 검증에 있어 가장 널리 쓰이는 방법이다. 특히 SoC (System-on-Chip)개념의 디자인 방법이 확산됨에 따라서 디버깅 환경이 용이하고 디자인 초기에 동작검증을 할 수 있다는 점에서 시뮬레이션은 가장 효과적인 방법으로 인식되고 있다. 시뮬레이션의 단점은 소프트웨어로 디자인의 동작행위를 모델링함으로 인해서 속도가 현저히 느리다는 것이다. 시뮬레이션 속도를 향상시키는 방안의 하나로서 이 논문에서는 다중 재설정 가능 시스템 (multi-FPGA system) 을 시뮬레이터와 연동하는 방법을 제시한다. 다중 재설정 가능 칩 시스템은 다수의 재설정 가능 칩을 연결하기 위한 연결 아키텍춰 (interconnection architecture) 와 디자인 분할 알고리즘에 의해서 그 특성이 결정된다. 연결 아키텍춰와 이에 따른 사용가능한 핀의 수는 다중 재설정 가능 칩의게이트 효율성과 속도를 좌우하게 된다. 핀제한 문제는 재설정 가능 칩의 게이트는 큰 반면에 핀의 수가 소수이기 ??문에 전체 핀의 갯수가 시스템 성능을 좌우하게 되는 것을 이른다. 이러한 문제를 해결하기 위해서 시간분할형 연결 아키텍춰는 다중 재설정 가능 시스템을 위한 필수적인 아키텍춰 형태이다. 이 논문에서는 이러한 핀제한 문제를 해결하고 연결도 (Routability) 문제를 동시에 해결하는 TOMi (Time-multiplexed, Off-chip, Multicasting interconnection) 아키텍춰를 제안한다. 다중 재설정 가능 칩 시스템을 이용한 시뮬레이션 가속기에서 속도를 좌우하는 요인은 동기화 (Synchronization) 에 소모되는 시간이다. 이 논문에서는 다중 재설정 가능 칩 시스템이 소프트웨어와 연동하여 전체 시뮬레이션을 가속할 때 동기화에 소모되는 시간을 최소로 하기 위한 방안들을 제시한다. 첫번째로 스케쥴링 기반 디자인 분할 알고리즘은 다중 재설정 가능 칩간의 동기화 시간을 신호의 전송 스케쥴에 기반해서 최적화 한다. 스케쥴링 기반의 디자인 분할 알고리즘은 디자인의 동작 클럭이 일정한 주기를 가지는 경우에 유용하게 적용되므로 시뮬레이션 가속기뿐만 아니라 TOMi 아키텍춰에 기반한 일반적인 칩 에뮬레이션 (In-Circuit Emulation) 에서도 적용가능하다. 두번재로 변경신호 시간할당 전송방식 알고리즘은 매 시뮬레이션 사이클마다 변경된 신호만을 효율적으로 전송하면서 어드레싱오버헤드를 줄이기 위한 알고리즘을 제안함으로써 동기화 시간을 최적화 한다. 변경신호 시간할당 전송방식은 시뮬레이션 가속기와 같이 다중 재설정 가능 시스템의 동작 클럭이 소프트웨어 시뮬레이터에 의해서 제어되어 동작클럭의 주기가 매 동작 사이클마다 변화하는 시스템에 적용가능하다. 세번째로 변경신호 전송방식 SH (Software-Hardware) 동기화 알고리즘은 변경신호 전송방식을 소프트웨어 시뮬레이터와 다중 재설정 가능 칩 시스템 간의 신호 전송에 응용하여 성능을 최적화한다. 실험결과에 의하면 스케쥴링 기반 디자인 분할 알고리즘은 기존 알고리즘에 비해서 약 5.5배로 성능을 향상시키는 효과가 있으며, 변경신호 시간할당 전송방식을 이용한 다중 재설정 가능 칩간의 동기화 시간은 일반 방식에 비해서 전체 시뮬레이션 시간을 약 8%~18% 로 단축시킨다. 변경신호 전송방식의 SH동기화 알고리즘은 소프트웨어 시뮬레이터와 다중 재설정 가능 칩 시스템 간의 동기화 시간을 일반 방식에 비해서 약 62~63% 로 단축시키는 효과를 보였다.
