In this work, high-speed inter-chip serial link transceiver is proposed. The four major blocks of transceiver, the transmitter, the receiver, clock generation and system interface are introduced. An input-multiplexing transmitter is implemented with small area and low power compared with output-multiplexing one. It shows only 5.04 ps (rms) jitter. To recover degraded signal by channel, adaptive equalization is used at the receiver front end. As an implementation of this adaptive equalizer, continuous time equalization with discrete time adaptation is adopted and sign-sign LMS algorithm is used. Realization of filter coefficient is done by charge pump and capacitor and this controls the gain of pre-amplifier. Accurate clock generation is the vital of multiplexing-demultiplexing of this transceiver. To achieve this requirement 4-phase clock generation, 4-stage self-biased differential delay cell oscillator structure is used. With an aid of high-frequency level shifter and symmetric Up/Dn current charge-pump, the PLL shows only 4.72ps (rms) jitter. Phase tracking type of clock-data recovery (CDR) circuit is implemented and new delay-immune CDR algorithm is proposed. New duty corrector that senses the output clock duty and feedback to its inverter chain is proposed. Finally, as a system work of 4-channel transceiver, 10Gbps Ethernet system interface is built. All these blocks are tested using customized graphical user interface based on PC with Windows OS.
All this work is designed using standard 0.18㎛ $_1P6M$ CMOS process. Active area is 2.3mm by 2.3mm and consumes 178mW/ch. This transceiver achieves BER lower than ＜ $4.5x10^{-15}$.
본 논문은 CMOS를 이용한 칩간 고속통신 송수신기의 설계에 대한 내용을 제시한다. 송수신기의 네 가지 주요부인 송신기, 수신기, 클럭 발생기 그리고 시스템 인터페이스가 소개되었다.
첫째로, 입력 병렬화 방식을 사용하는 송신기의 구조가 제안되고 구현되었다. 이 송신기는 출력 병렬화 방식을 사용하는 일반적인 방식에 비해 작은 전력과 작은 면적에 구현되면서도 더 낮은 잡음 성능(5.04 ps rms)을 보여주었다.
채널에 의해 열화 된 신호를 복원하기 위해 적응 등화기가 수신기에 사용되었다. 이 적응 등화기는 고속의 아날로그 연속시간 필터링 방식을 사용하면서도 안정된 디지털 방식의 적응 알고리즘이 적용되었고, 적응 알고리즘으로는 구현이 간단한 sign-sign LMS 알고리즘이 사용되었다. 필터 계수의 구현은 충전기와 차지펌프로 이루어졌고, 이 계수들은 프리앰프의 이득을 결정하게 된다. 이 혼성모드 등화기는 채널에 의해 유발된 ISI를 제거하여 다음 단의 sampler에게 sample에 충분한 swing level을 제공하며, 고주파부의 보상으로 인한 빠른 천이시간으로 인해 넓은 timing 마진을 제공하게 된다.
클럭 발생기는 송수신기의 병렬화와 직렬화의 동작에 가장 중요한 역할을 차지한다. 4 위상의 클럭을 발생시키기 위해서 4 단계의 차동 지연 버퍼가 사용되었다. 이와 함께 고주파 level shifter와 Up/Dn 전류가 대칭적이 되도록 고안된 차지펌프로 인해 클럭 발생 PLL의 고 성능화를 이룰 수 있게 되었다. 제작된 PLL은 156.25MHz에서 4.72ps (rms)의 잡음 성능을 보여주었다.
본 논문에서는 새로운 방식의 위상 추적 방식의 클럭 신호 복원알고리즘이 제안되고 새롭게 제안된 상태 비교기의 회로로 구현되었다. 이로 인해 송신기 복원 클럭의 지터 성능에 70%의 개선효과를 얻을 수 있었다.
마지막으로 제안된 송수신기를 시스템에 적용하기 위해 4 채널의 송수신기가 구현되어 10Gbps 이더넷 (Ethernet) 표준안의 하나인 10Gbase-LX4 시스템 인터페이스가 구현되었고 Windows 기반의 PC에서 제작된 그래픽 유저 인터페이스로 테스트 되었다.
이 송수신기는 일반적인 $0.18\mu m ^1P6M$ CMOS 공정으로 구현되었고 사용된 면적은 2.3mm * 2.3mm 이며 1.8V 전원으로부터 178mW/ch의 전력을 소모한다. 또한 전송 에러율은 $4.5x10^{-15}$ 이하를 기록하였다.
