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Design of an area-efficient high-speed V-BLAST detector for MIMO-OFDM systems MIMO-OFDM = 시스템을 위한 저면적 고성능 V-BLAST detector 설계
서명 / 저자 Design of an area-efficient high-speed V-BLAST detector for MIMO-OFDM systems MIMO-OFDM = 시스템을 위한 저면적 고성능 V-BLAST detector 설계 / Yong-Woo Choi.
발행사항 [대전 : 한국과학기술원, 2004].
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8015710

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The MIMO-OFDM is the promising technique for the wireless LAN in the next generation. There are many detection algorithms in the MIMO. Among these, we trade off between performance and complexity and select the MMSE V-BLAST method. The communication systems using the OFDM have many sub-channels. This situation needs system using high-speed circuit or system with large memory block. In point of total area of system, we choose the system using high-speed circuit. And there are many methods to make high-speed circuit. Among these, we also use the systolic structure instead of parallel structure to reduce the total area. For system with 4 input antennas and 4 output antennas, we reduce the area of PINV by 12.7% and the area of SORT by 29.3%, each are critical blocks for MMSE V-BLAST circuit. The proposed architecture is implemented using Samsung 0.18um technology. And performance is that the latency is the 258 clocks and the throughput is 36 clocks per 4x4 matrix. The operating frequency and area are 250MHz and 2.5 x 2.5 mm respectivity.

미래 무선 통신 연구의 핵심은 한정된 주파수 자원의 효과적인 사용에 있다. 그리고 최근 Shannon bound에 근접한 효율이 다중 안테나 시스템(MIMO)을 이용함으로써 얻어질 수 있음이 알려졌다. 또한 근거리 무선통신(Wireless LAN)은 노트북의 폭발적인 사용 증가에 힘입어 대중적인 인기를 얻었고, 현재의 최대 전송속도를 더 높이는 것이 요구되어지고 있다. 이러한 요구사항을 해결해 줄 것으로 기대되는 것이 앞서 이야기한 MIMO 시스템이다. 현재 MIMO 기술 중 가장 연산량이 많은 블록이 신호를 검출하는 부분이 된다. 본 논문에서는 현재까지 제안된 여러 방법 중 하드웨어적 구현과 성능을 고려 square root algorithm을 이용한 V-BLAST 방법을 사용한다. 그리고, MIMO-OFDM이 가지는 특징인 높은 연산량을 수용하고 회로 전체의 면적을 줄이기 위해서 하나의 계산 블록을 사용하는 것 대신에 여러 개의 계산 블록을 사용하는 구조를 선택했다. 그리고 단순히 같은 블록을 중복해서 독립적으로 처리하는 것 대신에 내부의 두 블록인 PINV와 SORT에 대해서 각각 12.7%와 29.3%의 면적 감소 효과를 볼 수 있고 보다 고속으로 동작할 수 있는 systolic 방식을 제안하였다. 제시된 구조의 성능은 latency가 258 clocks이고 4x4 행렬 한 개를 계산하는데 36 clocks이 소요된다. 제안된 구조는 삼성 0.18um 공정을 이용하여, 4x4 행렬 연산을 목표로 설계 및 제작되었다. 동작속도와 메모리를 제외한 회로의 크기는 각각402934 게이트와 250MHz이다. 그리고 내부적으로 사용된 메모리는 3.375KB 이다. 최종 레이아웃된 회로의 크기는 2.5m x 2.5m 이다.

서지기타정보

서지기타정보
청구기호 {MEE 04111
형태사항 iv, 49 p. : 삽화 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 최용우
지도교수의 영문표기 : In-Cheol Park
지도교수의 한글표기 : 박인철
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 48-49
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