In deep submicron (DSM) design, the interconnect delay and leakage power becomes equally as or more important than logic gates delay and dynamic power. In particular, to achieve good synthesis result in DSM design, it is essential to consider the interconnect delay and leakage power at an early stage of the synthesis process. Unfortunately, few successes of achieving a tight link of front-end synthesis to back-end layout have been reported, in a practical point of view, mainly due to the inaccuracy of predicting the layout effects during the synthesis. In this thesis, we address a new approach to the problem of synthesis of arithmetic circuits combined with the consideration of layout effects and leakage power minimization to overcome some of the limitations of the previous works, in which the effects of layout on the synthesis have never been taken into account or considered in local and limited ways, or whose computation time is extremely large. Our leakage power optimization is based on the use of dual-threshold voltage($V_t$) technology. The proposed approach performs in two phases. In phase 1, an iterative timing-driven synthesis and placement technique is applied to an arithmetic expression using FA/HA cells with high-$V_t$(i.e., slower but lower leakage power than that of low-$V_t$). This iterative mechanism practically tightly integrates the synthesis and placement tasks so that both of the effects of placement on the results of synthesis and the effects of synthesis on the results of placement are fully and effectively taken into account. This phase produces a synthesis and placement result with the least leakage power consumption. In Phase 2, A technique of minimally replacing the FA/HA cells with high-$V_t$ from the result in phase 1 by FA/HA cells with low-$V_t$ (i.e., more leakage power but faster than that of high-$V_t$) to meet the timing constraint of circuit.
From experiments using a set of benchmark designs, it is shown that the approach is quite effective, and efficient, producing designs with 6.6%-21.4% shorter timing and on the average 34.6% less leakage power over the conventional method.
초미세(deep submicron) 설계에서는 인터코넥트 딜레이와 리키지 파워가 로직 게이트 딜레이와 다이내믹 파워와 마찬가지로 중요해지고 있다. 따라서 합성 과정의 초기 단계에서부터 인터코넥트 딜레이와 리키지 파워를 고려해주는 것이 필수적이다. 하지만 기존의 논문에서는 합성 단계에서 레이아웃의 영향을 고려하지 않거나 부정확하게 예측함으로써 합성 후의 결과와 레이아웃 후의 결과가 틀리게 된다.
이에 이 논문에서는 기존의 문제점들을 해결하기 위해 레이아웃의 영향을 고려하며 동시에 리키지 파워도 최소화하는 산술 회로의 합성 문제에 대한 새로운 방법을 제안한다. 제안한 방법은 리키지 파워를 줄이기 위해 dual-threshold voltage($V_t$) 기술을 사용하며 다음과 같은 두 단계로 이루어진다.
첫번째 단계는 high-$V_t$(low-$V_t$ 보다 느리지만 리키지 파워는 적음)로만 이루어진 FA/HA cell들을 이용하여 Timing-driven replacement와 Timing-driven resynthesis 를 반복적으로 수행한다. 이러한 반복 메카니즘은 합성 결과와 배치 결과가 서로에게 영향을 주는 것이 효과적으로 충분히 반영되게 하여 인터코넥트 딜레이를 최소화하는 회로의 레이아웃 결과를 생성한다. 이 단계는 high-$V_t$ 만을 사용하였기 때문에 가장 적은 리키지 파워를 소모한다.
두번째 단계는 첫번째 단계의 결과에서 최소한으로 High-$V_t$를 Low-$V_t$ 를 가진 FA/HA cell로 교체하여 주어진 회로의 시간 제약을 만족하게 하는 것이다.
벤치마크 디자인으로 실험한 결과 반복적인 Timing-driven synthesis 와 placement 는 기존의 방법보다 6.6%-21.4% 정도로 더 짧은 아웃 딜레이를 보여주고 dual-threshold voltage를 사용하지 않고 low-$V_t$ 만을 사용한 회로보다 평균 34.6% 정도로 리키지 파워를 덜 소모한다는 것을 알 수 있었다.
