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Design and implementation of high-speed CMOS clock and data recovery circuit for optical interconnection applications = 광 연결 응용을 위한 고속 CMOS 클럭과 데이터 복원 회로의 설계 및 구현
서명 / 저자 Design and implementation of high-speed CMOS clock and data recovery circuit for optical interconnection applications = 광 연결 응용을 위한 고속 CMOS 클럭과 데이터 복원 회로의 설계 및 구현 / Seong-Jun Song.
저자명 Song, Seong-Jun ; 송성준
발행사항 [대전 : 한국과학기술원, 2004].
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초록정보

A 4-Gb/s clock and data recovery (CDR) circuit is realized in a 0.25-㎛ standard CMOS technology. The CDR circuit exploits 1/8-rate clock technique to facilitate the design of a voltage-controlled oscillator (VCO) and to eliminate the need of 1:4 demultiplexer, thereby achieving low power consumption. The VCO incorporates the ring oscillator configuration with active inductor loads, generating four half-quadrature clocks. The VCO control line comprises both a programmable 6-bit digital coarse control and a folded differential fine control through a charge-pump and a low pass filter. Duty-cycle correction of clock signals is obtained by exploiting a high CMRR (common-mode rejection ratio) differential amplifier at the ring oscillator output. A 1/8-rate linear phase detector accomplishes the phase error detection with no systematic phase offset and inherently performs the 1:4 demultiplexing. Test chips demonstrate the jitter of the recovered clock to be 5.2ps RMS and 47ps pk-pk for $2^{31}-1$ pseudo random bit sequence (PRBS) input data. The phase noise is measured to be -112dBc/Hz at 1MHz offset. The measured bit error rate (BER) is less than 10-6 for $2^{31}-1$ PRBS. The chip excluding output buffers dissipates 70mW from a single 2.5-V supply.

반도체기술의 기하급수적인 진보로 계산처리 성능과 I/O 성능의 격차가 점점 벌어지고 있다. 이를 획기적으로 줄이기 위해서 광 연결 전송에 대한 연구가 활발히 진행되고 있다. 그러나, 광 연결 시스템을 구축하기 위한 비용이 많이 들기 때문에 저비용 및 저전력 광 연결 시스템의 설계가 이루어져야 한다. 이러한 면에서 CMOS 기술은 가장 효과적인 기술이 될 것이다. 본 논문에서는 CMOS 기술을 사용하여 고속 광 연결 응용에 적합한 클럭과 데이터를 복원해주는 회로를 설계 및 구현을 하였다. 고속 및 저전력 동작을 위해 기존의 단점을 해결한 새로운 클럭과 데이터를 복원해주는 기술인 “1/8-rate clock technique” 을 제시하였는데, 이 기술은 클럭과 데이터 복원 회로 설계에 있어서 가장 성능 제약이 되고 있는 voltage-controlled oscillator (VCO)에 대한 설계를 손쉽게 해주며 1:4 demultiplexer의 필요성을 없애준다. VCO에서는 active inductor load와 duty-cycle correction을 수행하는 isolation buffer를 적용하였고, 위상 에러를 검출하기 위한 새로운 구조의 1:4 demultiplexing을 수행하는 1/8-rate linear phase detector를 제시하였다. 0.25-μm 표준 CMOS 기술을 사용하여 2.5V 전원에 대해서 70mW의 전력소모를 가지면서 4-Gb/s에서 동작하는 클럭과 데이터 복원 회로를 설계 및 구현하였으며, 복원된 클럭은 231-1의 PRBS 입력 데이터에 대해서 5.2ps RMS 지터 특성과 1MHz offset에서 -112dBc/Hz의 위상 노이즈 특성을 보였다. 따라서, 본 논문에서 제시한 클럭과 데이터 복원 회로는 고속 및 저전력 동작이 필요한 단거리 광통신시스템이나 저비용 광 연결 시스템에 적합하다.

서지기타정보

서지기타정보
청구기호 {MEE 04003
형태사항 46 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 송성준
지도교수의 영문표기 : Hoi-Jun Yoo
지도교수의 한글표기 : 유회준
수록잡지명 : "A 4-Gb/s CMOS clock and data recovery circuit using 1/8-rate clock technique". IEEE journal of solid-state circuits, v.38 no.7, pp.1213-1219
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 38-42
주제 CLOCK AND DATA RECOVERY CIRCUIT
CMOS
OPTICAL RECEIVER
OPTICAL INTERCONNECTION
1/8-RATE CLOCK
클럭과 데이터 복원 회로
상보성금속산화반도체
광수신기
광 연결
1/8 배 클럭
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