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(An) area-efficient lifting-based DWT processor for JPEG2000 = JPEG2000 을 위한 저면적 lifting-based DWT 프로세서의 설계
서명 / 저자 (An) area-efficient lifting-based DWT processor for JPEG2000 = JPEG2000 을 위한 저면적 lifting-based DWT 프로세서의 설계 / Jung-Wook Kim.
발행사항 [대전 : 한국과학기술원, 2004].
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The 2D DWT processor is the key component in JPEG2000 encoding system which has increasing needs as new generation still image compression. The previous DWT architecture had large area to compute complex operations and to save large immediate values. In this thesis, an area-efficient lifting-based DWT architecture is proposed. At first, the proposed architecture reduces the computation and the memory bandwidth of DWT using lifting-based DWT algorithm. Next, the structure of buffer used in previous lifting-based DWT architecture is analyzed as middle buffer, immediate buffer and repeat buffer. The middle buffer is replaced by pipeline registers and the repeat buffer is reduced from size of $N^2/4$ to 2N using the proposed recursive architecture and band-processing. Although the size of immediate buffer is increased from 2N to 6N, the total size of buffer is reduced from $N^2/4+5N$ to 8N. Therefore the required size of memory is reduced to 88.57% and 94.03% in the case of 256×256 image and 512×512 image respectively. The proposed architecture is implemented in Verilog HDL and synthesized in Hynix 0.25um technology. The operating frequency and logic area without memory are 250MHz and 43765 gates respectively. The required size of memory is 4kB for 256x256 image.

2D DWT 프로세서는 차세대 정지영상압축으로서 수요가 증가하고 있는 JPEG2000 부호화기에서 중요한 위치를 갖는다. 기존의 DWT 구조는 복잡한 연산과 많은 중간값을 저장하기 위한 메모리로 인해 큰 면적을 차지하였다. 이 논문에서는 저면적의 Lifting-based DWT 구조가 제안되었다. 먼저, 제안된 구조는 Lifting-based DWT 알고리즘을 사용하여 DWT의 연산량과 메모리 bandwidth를 감소시켰다. 그 다음 기존의 Lifting-based DWT 구조에서 사용되었던 buffer의 방식을 middle buffer, immediate buffer, repeat buffer 이렇게 3가지로 구성되어 있음을 분석하였다. 반복적인 처리와 Band-processing을 위한 구조를 제안하여 middle buffer는 파이프라인 레지스터로 대체하였고, repeat buffer는 기존의 $N^2/4$ 에서 2N으로 감소시켰다. Immediate buffer의 크기가 2N에서 6N으로 증가하였음에도 불구하고 전체 크기는 $N^2/4+5N$ 에서 8N으로 감소하였다. 그러므로 256×256 image와 512×512 image에서 각각 요구되는 메모리의 크기는 각각 88.41%와 93.97%로 감소하였다. 제안된 구조는 Verilog HDL에서 구현되어 Hynix 0.25um 공정에서 합성하였다. 동작 주파수와 메모리를 제외한 크기는 각각 250MHz와 43765게이트이다. 256×256 image를 처리하기 위해서는 4kB의 메모리가 요구된다.

서지기타정보

서지기타정보
청구기호 {MEE 04025
형태사항 v, 66 p. : 삽화 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김정욱
지도교수의 영문표기 : In-Cheol Park
지도교수의 한글표기 : 박인철
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 65-66
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