This work describes the design methodology for highly-integrated wireless receiver front-end. As an design example, a fully integrated RF front-end for W-CDMA applications including a low noise amplifier, a downconversion mixer, a digitally programmable gain amplifier, a low-pass filter, an on-chip VCO, and a fractional-N frequency synthesizer is demonstrated using a 0.35-㎛ CMOS process. The measured phase noise of the on-chip VCO is -134 dBc/Hz at 1 MHz offset. The receiver RF front-end achieves a NF of 3.5 dB, an IIP3 of -16 dBm, and a maximum gain of 80 dB. The receiver consumes 52 mA with a 3-V supply and occupies only 2㎟ die area with minimal external components. To generate precise I/Q signals, self-calibration technique for I/Q phase mismatch is proposed. A 5-GHz LC quadrature VCO with calibration loop and a frequency synthesizer utilized in 5-GHz band wireless LAN, especially IEEE 802.11a, is designed using a 0.18-㎛ CMOS process to verify the functionality of the proposed scheme. The phase error after calibration is under 2-degree in serious device mismatch.
본 논문은 고도로 집적화된 무선통신 수신기를 위한 설계 기법을 다루고 있다. 이를 검증하기 위해 저잡음 증폭기, 하향 변환기, 전압 제어 발진기, 주파수 합성기, 프로그래머블한 이득 증폭기를 포함한 무선 수신단이 0.35-㎛ CMOS 공정을 사용하여 설계가 되었다. 선형화 된 입력단을 사용하여 하향 변환기의 선형성을 높였으며, 다중 위상을 갖는 전압 제어 발진기를 이용한 새로운 주파수 합성 기법을 제안하였다. 측정된 전압 제어 발진기의 위상 잡음은 1 MHz offset 에서 -134 dBc/Hz이었다. 전체 수신단은 3.5 dB의 NF, -16 dBm의 IIP3, 그리고 최대 80 dB의 전압이득을 갖는다. 또한, 수신단은 3 V 전압에서 52 mA를 소모하며, 실제적인 칩 면적은 최소한의 외부 소자를 사용하면서도 2㎟ 이다.
또한, 수신기의 집적도를 높이기 위해 널리 사용되는 직접 변환 방식의 수신기나 이미지 제거 방식의 수신기에서 가장 문제가 되는 국부 발진기의 I/Q 오차를 줄이기 위한 자기 보정 방법이 제안되었다. 이를 검증하기 위해 5-GHz 대역에서 동작하는 전압 제어 발진기와 주파수 합성기, 그리고 자기 보정 회로가 0.18-㎛ CMOS 공정을 사용하여 설계가 되었으며, 보정 후의 위상 오차는 인덕터에 ±2% 의 오차를 가했을 때에도 0.5도 안으로 유지됨을 보였다.
