Over the past decades, the relentless CMOS technology scaling has resulted in remarkable improvement in transistor speed, achieving $f_τ ≥ 100GHz$ for gate length ≤ 0.1㎛ But the delay due to clock distribution and global interconnect has limited the I/O speed in keeping up with the core speed improvement trend. Increasing interconnect delay and signal integrity problems in ULSI systems make accurate understanding and modeling of wires more critical than ever. In this dissertation, we investigate the characteristics of on-chip interconnects in high-performance digital chips, leading to a scheme for modeling and parameter extraction of capacitance and inductance. The motivation behind our model is to provide a computationally efficient yet accurate analytical model, which is applicable not only to the conventional orthogonal routing (Manhattan style) but also to the general non-orthogonal routing known as X-architecture.
In the first half of this dissertation, we propose a unified quasi-3D capacitance model based on a novel concept of “effective width” ($W_{eff}$). The model is derived from an analytical 2D model combined with a new analytical “wall-to-wall” model. $W_{eff}$ is interpreted as an electrostatic width of a crossover line, which is larger than the line’s physical width due to the fringing fields. With $W_{eff}$, complicated 3D structures are readily decomposed as a series of successive 2D structures, leading to efficient capacitance extraction. To cope with new technology featuring multi-layer dielectrics and non-ideal vertical profiles, effective dielectric constants and effective geometrical parameters are incorporated into the model. Finally, our model is extended to general non-orthogonal wires, which have arbitrary crossover angles. By integrating 2D and 3D models with new process and architecture parameters, the proposed capacitance model is applicable to any fabrication technology and chip layout. It is confirmed to be highly reliable by extensive comparisons with field-solver and measurement results for various test structures.
The rest of this dissertation is devoted to the development of a new effective loop inductance model for the practical on-chip interconnect configuration, where random signal lines play an important role at high frequencies. The effective loop inductance approach, which relieves computational burden significantly from circuit simulation compared with the partial inductance approach, is validated by extensive simulations. The inductance is analytically derived from the configuration of a signal line and surrounding power lines for low and moderate frequencies (generally below 1GHz). At high frequencies, however, random signal lines as well as power lines participate as return paths, reducing the inductance significantly. The effect of random signal lines on the high-frequency inductance is quantitatively investigated using a full-wave solver and S-parameter based methodology. In particular, we observe slow wave-like propagation of the signal through the random lines at high frequencies, revealing a unique relationship between capacitance and inductance irrespective of the configuration of the random capacitive coupling. Incorporating the high-frequency behavior of on-chip inductance due to random capacitive coupling effect as well as skin effect, our model accurately describes the change of return path along a wide range of frequencies up to 100GHz. We also discover that non-orthogonal wires have some unique properties but they can be merged into the model for orthogonal wires.
In conclusion, we have developed a model and parameter extraction scheme for high-speed on-chip interconnects. Our model provides an efficient way to characterize and predict the RLC properties of on-chip interconnects, in both orthogonal and non-orthogonal configurations. This is the first practical and accurate compact interconnect model for large-scale high-speed circuit simulation.
지난 수십년간 끊임없는 CMOS 기술의 스케일 다운은 현저한 트랜지스터 속도의 개선을 가져왔으며 0.1마이크론의 게이트 길이로 100GHz 가 넘는 $f_T$를 얻을 수 있게 되었다. 하지만 클락 분포의 어려움및 글로벌 접속선에 의한 신호 지연등으로 인해 I/O 속도는 그와같은 경향에서 뒤쳐지는 양상을 보이고 있다. ULSI 시스템의 접속선으로 인한 신호의 지연및 집적성 문제는 점점 더 접속선에 대한 정확한 이해및 모델링을 요구하고 있다. 본 논문에서는 고속 디지탈 온칩 접속선의 특성을 분석하고 이를 통해 캐패시턴스및 인덕턴스의 파라메터 추출과 모델링에 관한 방법을 제시한다. 본 연구의 동기는 계산량 측면에서 효율적이고 또한 정확한 해석적 모델링에 있으며, 더불어서 종래의 직교형 아기텍쳐뿐만 아니라 X아기텍쳐로 알려진 비직교형 아기텍쳐를 포함하는 일반적인 접속선에 적용가능한 통합모델을 제공하는 것이다. 논문의 전반부에서는 “등가폭” 이라는 새로운 개념에 근거하는 통합 의사 3차원 캐패시턴스 모델을 제안한다. 본 모델은 해석적 2차원 모델및 새로운 월투월 모델로부터 유도된다. 등가폭은3차원 접속선의 정전기적인 등가폭으로 해석할 수 있으며 프린징 전기장으로 인해 물리적인 폭보다 증가하게 된다. 등가폭을 이용해 복잡한 3차원 구조들을 쉽게 2차원 구조의 연속으로 분리함으로서 효율적인 캐패시턴스의 추출을 할 수 있게 된다. 다층 유전막과 비 이상적인 메탈 프로파일을 갖는 새로운 공정에 적용할 수 있도록 하기 위해, 등가 유전율및 등가 기하 파라메터를 정의 하였다. 또한 제안된 모델을 일반적인 비직교형 접속선에 적용이 가능하도록 확장하였다. 2차원과 3차원 모델을 새로운 공정및 아키텍쳐와 결합함으로서 본 모델은 어느 공정기술이나 레이아웃에 적용가능하며, 필드 솔버및 다양한 측정결과와의 비교를 통해 제안된 모델을 검증하였다. 논문의 후반부에서는 고주파에서 임의의 신호선이 중요한 역할을 하는 실용적인 온칩 접속선 구조에 대한 새로운 등가 루프 인덕턴스 모델을 제안한다. 부분 인덕턴스 방법에 비해, 회로 시뮬레이션시 계산용량을 현저하게 개선시켜주는 등가 루프 인덕턴스 방법을 필드 솔버 시뮬레이션을 통해 검증한다. 비교적 저주파 (일반적으로1GHz 이하)에서 인덕턴스는 신호선과 주위의 파우워 라인으로부터 해석적으로 구해진다. 하지만 고주파에서는 파우워 라인뿐만 아니라 임의의 신호선도 리턴패스에 참여하게 되어 인덕턴스를 현저하게 감소시킨다. 임의의 신호선에 의한 고주파 인덕턴스의 영향을 전파장 필드 솔버및 S 파라메터를 이용하여 정량적으로 분석하였다. 특히 고주파에서 임의의 신호선을 통해 신호가 저속파 형태로 진행함을 관측하였으며, 임의의 신호선의 형태에 무관하게 캐패시턴스와 인덕턴스간에 일정한 관계가 성립함을 발견하였다. 이와같은 고주파 인덕턴스 특성및 스킨 효과를 결합함으로서 제안된 등가 루프 인덕턴스 모델은 100GHz 까지 광대역에 걸쳐 변하는 리턴 패스를 잘 묘사하고 있다. 또한 비직교형 접속선은 몇가지 독특한 특성을 갖고 있으며 직교형 접속선 모델에 포함될 수 있음을 확인하였다. 결론적으로 본 논문에서는 고속 디지탈 온칩 접속선을 위한 파라메터 추출및 모델을 제안하였다. 본 모델은 직교형뿐 아니라 비직교형까지 포함한 온칩 접속선의 RLC 특성을 예측하고 묘사할 수 있는 효율적인 길을 제공한다. 이는 큰 규모의 고속 회로 시뮬레이션을 위한 현실적이고 정확한 최초의 컴팩 RLC모델이다.
