In this these, passive devices such as transmission line and spiral inductor are developed on CMOS grade silicon substrate for microwave application.
In chapter 2, Passive devices on membrane supported by porous silicon post were fabricated and measured. The porous silicon layer was obtained from <100> boron doped silicon substrate of 8 -12Ωcm resistivity by anodization process. The porous silicon layer is 40um thick, and it is the height from the etched silicon surface to the membrane. After the selectively poroused silicon layer is prepared, the dielectrics $(SiO_2/SiNx/SiO_2)$ for membrane is deposited with PECVD and RPCVD.
The deposition of dielectric is followed by manufacturing of coplanar waveguide with conventional MMIC process, lithography, metal evaporation, lift off and gold plating or something, where NiCr/Au or Ti/Au were used in the metalization process. After that, the membrane dielectric is patterned and etched by RIE to fit to coplanar waveguide size for NaOH solution to permeate though the open area and etch porous silicon sacrificial layer rapidly. Finally, the porous silicon sacrificial layer is etched in 0.5% NaOH solution for 2 hours without any protecting mask for metals, the etching rate is higher than 2.5um/min.
From this process, spiral inductor and coplanar waveguide were fabricated on membrane and the longest one is 5mm long.
Maximum available gain of coplanar waveguide has been improved from -1.2dB/mm at 15GHz to higher than -0.3dB/mm up to 40GHz by adopting porous silicon post rather than silicon post and also improved from -0.59dB/mm at 40GHz to higher than -0.3dB/mm at the same frequency by etching the porous silicon layer under the signal line.
The CPW separated by 100um from the silicon substrate has the maximum available gain of larger than -0.2dB/mm up to 40GHz. In this case, the simulation result shows that the dominant part of the signal loss is not the dielectric loss in the silicon substrate but the combination of the dielectric loss in silicon substrate and the conductive loss in metal layer. The low loss characteristic of CPW on membrane supported on robust porous silicon post shows that it is suitable for RF interconnection and multichip module package application. This technology can be applied to silicon IC process without any backside wafer process.
In chapter 3 and 4, new micro-shield line and spiral inductor are proposed and fabricated on CMOS grade silicon substrate using polymer film as the supporter for the signal line and the dielectric spacer. Due to its closed structure, this microshield line provides lower attenuation and higher isolation even with CMOS grade silicon substrate. Upilex film was used as polymer film in this work, and via holes are made in the film for signal and ground interconnection between the upside and the downside with the RIE etching process performed with metal mask (Cr/Au) to make 50um deep via-hole in the film. After the via hole formation, the metal layer was fabricated by the conventional gold electro-plating process. To form the lower cavity region the, <100> boron doped silicon substrate of 8 - 12Ωcm resistivity was etched by KOH solution. The etching depth is 100um and 200um, respectively. And then, ground metal layer was electrically plated on the seed metal layer (TiW/Au) deposited on surface of the silicon substrate. The silicon substrate pasted with electrically conductive epoxy by epoxy-injector was attached to the metal layer on the downside of film by flip-chip bonding machine. And also, the attachment of the silicon subtrate and the Upilex was perfromed with ACF's.
From this process, the attenuation of 5 mm-long microshield line is smaller than -0.45dB and the return loss is larger than 17 dB at all measured frequency. The coupling level is below -70dB to 25GHz, with 2-mm long coupling length and 250um spacing. A spiral inductor is also fabricated by the same process. For a 2.8nH inductor, resonant frequency of over 15GHz and maximum quality factor of 52 are obtained. Considering the metal thickness of 4um, this process can be a good candidate for very high Q-inductor with thick metalization technology. These results show that this package technology can be applied to silicon microwave integrated circuit and VLSI technology for direct interconnections. And it can be applied also to MCM-Si packaging technology.
본 논문은 CMOS급 저저항 실리콘 기판을 사용하여 microwave 또는 RF 대역에서 응용할 때 가장 큰 성능 저하를 보이는 수동소자인 인덕터와 전송선의 성능 향상을 위한 연구 논문이다. 2장에서는 다공성 실리콘 기판에 의해서 지지되는 박막위에 수동소자가 제작되고 측정되었다. 다공성 실리콘 층은 <100>방향의 8-12Ωcm의 저항성을 가지는 실리콘 기판을 양극화 반응을 통하여 제작되었다. 다공성 실리콘 층은 40um 의 두께로 제작 되었고, 이는 식각된 실리콘 표면으로부터 박막까지의 높이와 같다. Membrane을 위한 박막은 선택적으로 다공성 실리콘 층위에 PECVD장비를 이용하여 증착되었다. CPW와 인덕터는 증착된 박막위에 일반적인 MMIC 제작 기법을 이용하여 제작되었다.수산화 나트륨 용액이 침투하여 희생층인 다공성 실리콘 층을 식각할 수 있도록 RIE 장비로 개구부를 형성해준다. 끝으로 수산화 나트륨 용액에 샘플을 담구면, 다공성 실리콘층이 수산화 나트륨 용액에 의하여 2.5um/min의 식각률로 제거되며, 금속층은 거의 영향을 받지 않는다. 이 공정을 사용하여 CPW와 인덕터가 제작되었다. 최장 CPW는 5mm이다. CWP의 최대 gain은 15GHz에서, 박막을 지탱하기 위하여 실리콘 기둥을 사용했을 경우 -1.2dB/mm 였는데, 다공성 실리콘 기둥을 사용함으로써, 40GHz에서 -0.3dB/mm 이하로 향상되었다. 또한 신호선의 밑면에 있는 희생층인 다공성 실리콘 층을 제거함으로써, 40GHz에서 -0.59dB/mm로부터 -0.3dB/mm까지 향상되었다. 100um두께의 다공성 실리콘 층이 식각되어 제작된 CPW의 최대 gain은 40GHz까지 -0.2dB/mm 이하였다. 이 경우, 신호손실은 기판에 의한 유전손실과 더불어 신호선의 금속층에 의한 전도손실에 의해서 발생됨을 모의실험을 통하여 확인하였다. 같은 제작방법을 이용하여 제작된 나선형 inductor는 희생층의 식각전 Q-factor가 23 (6.5GHz)에서 식각후 27(7.5GHz)로 향상되었고, GaAs 기판에 제작된 같은 크기의 inductor의 Q-factor는 약 15에서 18정도가 되고, 산화된 다공성 실리콘 기판위에 제작된 경우 약 18에서 20정도가 된다. 제작된 inductor의 크기는 내경이 120×120 u㎡, 선폭이 10um, 선간 간격이 20um이다. 금속선의 두께는 7um이다.
제작된 다공성 실리콘 기둥에 wire-bonding을 이용하여 interconnection이 가능함을 확인하였고, 다른 group에서 제작된 membrane을 이용한 수동소자 개발에 비해서 저손실의 bonding이 가능한 pad를 형성할 수 있다는 장점을 확보하였다. CPW 와 inductor의 저손실 특성을 통하여 이 기술은 RF대역에서 다중칩 모듈의 응용에 사용될 수 있음을 확인하였다. 또한 제작에 있어서, 기존의 membrane위에 형성된 수동소자의 제작방법과 달리, 실리콘 기판의 후면 공정이 필요하지 않아서, 일반적인 실리콘 집적회로에도 응용될 수 있다.
3장과 4장은 폴리머 필름을 지지대와 기판의 일부분으로 사용하여, CMOS급 실리콘 기판에 제작되었다. 밀폐형 구조이기 때문에, 이 신호선은 CMOS급 실리콘 기판을 사용해도 신호손실이 매우 작으며, 차폐효과가 우수하다. 본 연구에서는 Upilex가 polymer 필름으로 사용되었다. 필름의 윗면과 뒷면의 배선을 연결하는 via hole은 RIE 식각 공정을 통하여 형성되었고, 사용된 masking 물질은 Cr/Au 금속층이다. 필름의 배선은 일반적인 금속 증착과 도금을 통하여 제작되었다. 신호선을 차폐할 cavity는 2장에서 사용된 <100> 방향의 8-12Ωcm의 실리콘 기판을 수산화 칼륨용액을 이용하여 단면이 U 형태인 groove를 형성하고, seed metal (TiW/Au) 증착과 전해 금도금을 통하여 제작되었다. 수산화 칼륨에 의해 식각된 깊이는 100um 와 200um 두가지이다. Polymer 필름과 실리콘 기판의 접착은 실리콘 기판위에 선택적으로 전기 전도성 epoxy를 주사기를 이용하여 주입하고, flip chip bonding 장비를 이용하여 신호선과 U-groove를 정열하고 붙인후, 열(120℃) 을 가하여 굳힌다. 또한 ACF (Anisotropic Conductive Film)을 이용한 접착도 시행되었다.
이 공정을 통하여 제작된 5mm 길이의 미세차폐 전송선은 40GHz까지 -0.45dB 이하의 신호 손실은 보이며 17dB이하의 반사손실을 가졌다. 측정된 coupling 특성은 20GHz까지 -70dB 이하, 40GHz까지는 -52dB 이하로 나왔다. 이 두 신호선의 간격은 250um, 신호선의 길이는 2mm이다.
실리콘 기판에 미세차폐 전송선을 위한 U-groove를 형성할 때, 인덕터가 위치할 곳의 실리콘 기판도 같이 U-groove를 형성하여 Q-factor와 resonant frequency가 향상됐다. 200um 깊이로 식각한 후 측정한 결과 inductance는 3.8nH, Q-factor가 7.5GHz에서 38이고, 같은 크기의 inductor가 OPS기판에 제작 되었을 때 inductance는 3.9nH, Q-factor는 3.2GHz에서 19이다. OPS 기판에 제작된 inductor가 GaAs 기판에 제작된 inductor와 성능이 유사하거나 약간 향상되었는데, 본 기술을 통해서 큰 향상이 있었다. 제작된 inductor의 크기는 2.5turn, 내경이 240um×240um, 선폭이 10um, 선간 간격이 10um, 금속선의 두께는 4um이다.
기존의MEMS 기술과 비교했을 때, 본 구조는 기판에 제작된 능동소자 (ex : CMOS)와 집적했을 때, polymer film의 우수한 기계적 특성과 저온에서 공정이 가능하기 때문에 reliability가 좋고, Multi-chip module을 적용할 때 wire-bonding 또는 flip chip bonding이 가능하기 때문에 응용성도 우수하다.
