In this dissertation, a new bulk MOSFET structure, which can be used for 50 nm regime and beyond, has been proposed. Due to n+ floating polysilicon spacers (FPS) at both sides of the $p^+$ main gate, inversion layers are induced below the FPS. Since the extended S/D regions are electrically induced, this junction is extremely shallow and effectively suppresses short channel effect (SCE).
In order to fabricate the proposed device structure for sub-50 nm regime, two key process techniques were needed. The one is the sub-50 nm lithography technology and the other is ultrathin oxide on $p^+$ polysilicon layer.
Sub-50 nm lithography technology was obtained using E-beam lithography system and SAL601 negative type E-beam resist. Specifically, 40nm electron beam lithography was developed.
And ultrathin oxide between $p^+$ polysilicon and $n^+$ polysilicon was realized by ECR $N_2O$ plasma oxidation. Sub-4 nm ECR $N_2O$ plasma oxide on $n^+/p^+$ polysilicon layer were fabricated and characterized. These oxides have relatively larger breakdown field and smaller electron trapping behaviors than that of thermal polyoxides.
Using these processes, a new bulk 50 nm MOSFET with $p^+$ poly-Si main-gate and $n^+$ poly-Si spacers has been proposed and fabricated. Due to $n^+$ floating polysilicon spacers (FPS) at both sides of the $p^+$ poly-Si main-gate, inversion layers acting as extended S/D are induced under the FPSs. We have got the reasonable IV characteristics, and obtained $I_{on}=460μA/μm$ at $V_{GS}-V_{TH}=1.5V$ and $V_{DS}=1.5V$. We investigated the operation of the spacer-gate MOSFET and verified that the inversion layer was formed under the $n^+$ poly-Si spacers.
For further reduction of the gate channel length, we adopted the oxide trimming technique using 50 nm E-beam lithography technology. 20 nm polysilicon patterning technology is developed using 50 nm E-beam lithography, oxide trimming technique, and gate polysilicon dry etch.
Using these process technology, we have fabricated sub-50 nm MOSFET with polysilicon spacers. Devices were fabricated using E-beam lithography and oxide trimming technique. Due to $n^+$ FPSs at both sides of the $p^+$ poly-Si main-gate, inversion layers acting as an extended S/D are induced under the FPSs. We have obtained a reasonable on-current of 330μA/μm for a sub 50-nm NMOSFET device with indium halo and a 2.3 nm gate oxide at $V_{GS}-V_{TH} =0.8V$ and $V_{DS}$=1.0V. For the device with boron halo, the on-current is about 290μA/μm$ with a 2.3 nm gate oxide at $V_{GS}-V_{TH}$=0.8V and $V_{DS}$=1.0V. The short-channel effect between the indium sample and boron sample is quite different. Generally, Indium is a deep level impurity in the silicon substrate. Substitutional indium atoms have and acceptor level of 0.16 eV form the valence band of silicon. This is 3.6 times higher than the acceptor level of boron (0.044 eV). The high activation energy results in room temperature carrier freeze-out effects.
We have investigated the effects of the FPSs on device characteristics and verified their reasonable operation. The coupling ratio of the main-gate to the FPS of the device was obtained to be about 0.95. Excellent short channel $V_{TH}$ roll-off characteristics were also obtained due to an ultra shallow induced extended S/D. Scaling study shows that the proposed structure can be used even for 20 nm bulk MOSFETs.
본 논문에서는 현재의 기술의 한계를 극복할 수 있는 새로운 구조의 소자 구조를 제안하였다. $n^+$ 부유 다결정 실리콘이 주 게이트인 $p^+$ 다결정 실리콘 게이트옆에 스페이서의 형태로 놓여져 있어서 그 아래에 반전층을 유기할 수 있다. 이 반전층은 소스/드레인 확장영역으로 사용되는데, 본질적으로 이 반전층은 그 두께가 매우 얇아서 효과적으로 단채널 효과를 억제하는 역할을 하게 된다. 주의 깊은 할로 이온주입 공정을 설계를 통해 펀치-스루를 억제할 수 있을 뿐만 아니라, 전기적으로 유기되는 소스/드레인 확장영역의 저항도 작게 할 수 있으며, 전자의 이동도가 크고 랜덤 도펀트에 의한 문턱전압의 흔들림도 최소화 할 수 있다.
50 nm이하급으로 제안된 소자를 제작하기 위해서 필요한 단위공정으로 50 nm급의 전자선 묘화기술과 ECR $N_2O$ 플라즈마 산화 방식을 이용한 산화막 성장, 또한 전자선 묘화 기술을 이용해서 그 이상으로 패턴 크기를 줄일 수 있는 산화막 깍아다듬기(trimming) 기술, 그리고 이렇게 얻어진 50 nm이하급의 패턴으로 다결정 실리콘을 정의할 수 있는 건식 식각 기술을 개발하였다.
이렇게 완성된 공정 조건들을 이용하여 50 nm이하급의 새로운 구조의 벌크 MOSFET을 제작하고 그 특성을 분석하였다. 할로 이온주입의 경우를 붕소 이온과 인듐이온으로 나누어 공정을 진행하였는데, 그 특성을 비교해보면 인듐의 경우에는 on-current가 크고 붕소의 경우에는 단채널 효과 특성이 좋게 나왔는데, 이는 실제적으로 소자의 동작에 기여하고 있는 body doping이 붕소의 경우가 높기 때문으로 판단된다. 같은 양의 도펀트를 주입했음에도 불구하고, 이렇게 차이가 나는 이유는 인듐의 경우 acceptor level이 붕소에 비해 훨씬 깊어서 상온에서 activation되는 도펀트의 양이 다르고, 이온주입시 lateral straggle이 붕소에 비해 작기 때문으로 판단된다. 더구나, 인듐의 경우는 그 질량이 매우 커서 이온주입 당시 많은 결함이 발생하고, 이는 소스/드레인 접합에서 generation-recombination 전류를 발생하게 한다. 붕소와 인듐의 할로 이온주입의 경우, 주입양과 에너지, 주입각도등을 좀더 최적화할 경우 더 좋은 결과를 얻을 수 있을 것으로 판단된다.
$V_{TH}$ roll-off 특성을 살펴보면, 제안된 소자가 단채널 효과(short channel effect)에 강함을 확인할 수 있다. 이는 제안된 소자가 50 nm이하급에서도 충분히 적용 가능함을 보여주는 증거이다. 최종적으로 모의 실험을 통해 이 소자가 20 nm까지 응용 가능함을 확인하였다.
