Turbo codes are the most remarkable invention in error correction code and has been proven to show the performance close to Shannon limit. Many of applications move to turbo codes for high performance. however the computational complexity has been the burden to their wide extension. With the improvement of VLSI technology and research on the reduction of computational complexity, turbo codes become close to the users.
Nowadays, the researches on the computational complexity and throughput are usually main topic in many applications using general purpose processor. However, high-throughput and portable application, such as communication with multimedia data and high speed computer access, demand more than the capability of general processor, there should be a study on the VLSI architecture in the aspect of throughput and hardware complexity. This trend is also applicable to turbo decoder design.
First of all, in this dissertation, backward calculation of forward state metric (FSM) is studied. In VLSI implementation of MAP based algorithm, path metric update requires many amount of memory and their read/write operation becomes the most dominant burden in the aspect of power and area. We propose the efficient SISO architecture by reducing the memory and their read/write operation in Log-MAP and MAX-Log-MAP decoder. 20% of power saving can be obtained by our architecture.
The main portion of this dissertation is on the construction method of parallel turbo decoder in the aspect of high-throughput. Multi-SISO architecture is revisited and the inherent data conflict problem is solved using dividable interleaving method. Proposing dividable interleaving method not only solves the I/O conflict perfectly in extrinsic memory update but also reduces the required memory for interleaver. This interleaver shows the same BER performance comparing with conventional method. To show the superiority of our architecture in the aspect of high-throughput, we designed two MAP based decoder. The first design is MAX-Log-MAP decoder with block size N=1260 and K=4. This design are targeted to 0.35㎛ CMOS process, and the estimation of power consumption is compared with conventional architecture. The second is Log-MAP decoder with block size N=4096.
Iteration stop method is used and SISO block is refined for high-throughput. This design shows up to 41.8 Mb/s decoding rates, and also we showed that more higher decoding rate can be easily implemented.
본 연구는 Shannon limit에 근접하는 에러정정 방법중의 하나인 터보 코드의 구현에 관한 내용이다. 성능의 우월성에 기인하여 많은 시스템 규약에 채택되고 있으나, 연구의 초기에는 연산이 너무 복잡하여 널리 알려지지 못하였다. 시간이 지나면서 VLSI 기술의 발전과 복잡성을 줄이는 연구의 성과로 지금과 같은 많은 활용이 이루어 지게 되었다.
지금까지의 터보 코드 구현에 관한 주요 연구 주제는 일반 프로세서를 이용한 연산에서 복잡도를 줄이는 연구와 throughput을 늘리는 연구 등이었다. 그러나 저전력이 필수인 무선통신 등의 응용, 많은 정보를 다루어야 하는 영상통신 등의 응용, 빠른 속도의 정보를 다루어야 하는 컴퓨터 interface 등의 응용들이 저전력의 좋은 BER 성능을 가지는 터보 코드를 필요로 하면서 일반 프로세서의 능력으로서는 한계를 보이게 되었으며, 이러한 현장에서의 요구를 수용할 수 있는 터보 코드의 VLSI구현에 관한 연구가 대두되었다.
우선 FSM의 역 방향 계산에 관한 연구를 수행 하였다. MAP 알고리즘의 VLSI 구현에 있어서 path metric 계산은 가장 많은 메모리 입출력 연산을 수행 함으로서 가장 큰 면적과 전력소모 특성을 보인다. 이에 실제 구현에 가장 널리 쓰이는 알고리즘인 Log-MAP과 MAX-Log-MAP에 특화된 효율적인 SISO 구조를 제안하여 메모리의 사용을 줄임으로서 면적과 전력소모 면에서 이득을 얻고자 하였다. 즉 FSM을 저장하는 대신 역방향으로 계산해 나가는 알고리즘을 도입함으로서 20% 정도의 전력소모절감 효과를 보았다.
이 논문에서는 가장 주요한 연구 주제는 높은 throughput 을 실현하기 위한 병렬 구조의 터보 디코드 설계에 있다. 기존의 여러 개의 SISO를 가지는 터보 디코드에 대한 연구를 기반으로 내재된 data conflict를 해결하는 dividable interleaver를 제안하여 병렬구조의 터보 디코드를 구현 가능하게 하였다. 제안하는 dividable interleaver 는 extrinsic 메모리의 conflict를 완전히 해결할 뿐만 아니라 interleaver 구현을 위한 메모리 양도 줄이는 효과를 가져오며, 성능에 있어서는 기존의 방법과 거의 비슷한 특성을 보인다. 제안하는 병렬 터보 디코드의 우수성을 보이기 위해 두개의 MAP 형태의 디코드를 제작하였다. 첫번째는 N=1260, K=4 인 max-Log-MAP 디코드이다. 0.35㎛ CMOS 공정을 이용하였으며, 기존의 터보 디코드와 전력소모의 추청치를 비교하여 성능의 우수성을 보였다. 두번째는 N=4096인 Log-MAP 디코드이다. Iteration stop 방법을 사용하고 SISO 설계에 중점을 둠으로써 41.8 Mb/s의 높은 throughput을 실현 하였다. 또한 우리의 구조가 더 높은 throughput도 쉽게 실현 할 수 있음을 보였다.
