Nowadays, clock frequency and maximum power in high-speed digital system have increased and power network is needed to supply power to chip. Power network also includes inductance. Therefore, simultaneous switching noise (SSN) generated in a digital system due to rapid changes in voltage and current caused by many circuits switching at the same time becomes more serious.
SSN also causes electromagnetic interference (EMI) on high-speed digital system. EMI results in malfunction in sensitive chips and other systems.
There are several countermeasures to reduce SSN and EMI. Filtering is one solution among those countermeasures. However, vendor produced filters have a few limitations. In this paper, design method for ferrite bead filter used in power network is suggested and filter performance is demonstrated with thorough modeling. Filter performance can be predicted more accurately with proposed ferrite bead model.
본 연구의 목적은 고속의 디지털 시스템에서 발생하게 되는 Simultaneous Switching Noise [SSN]와 Electromagnetic Interference [EMI]를 줄이기 위한 칩 타입 페라이트 비드를 이용한 최적 필터 디자인 이다.
서론 부분에서는 SSN과 EMI는 무엇이며 어떠한 문제점들을 발생시키고 있는지 그리고 이러한 문제점들을 야기시키는 SSN과 EMI를 줄이기 위한 대응책에는 어떠한 것들이 있는지 알아보았다. 두 번째 단원에서는 칩 타입 페라이트 비드를 이용한 필터를 디자인 하기 위한 필수 요소인 칩 타입 페라이트 비드의 GHz대역까지 잘 맞는 모델을 제시하였다. 세 번째 단원에서는 앞에서 주어진 페라이트 비드의 모델을 이용한 최적 필터의 디자인이 이루어 졌다. 이 과정에서 파워 네트워크에 사용되는 필터가 반드시 접하게 되는 Power/Ground Plane의 모델과 Slot의 모델을 다 고려한 시뮬레이션이 이루어 졌으며 Power/Ground Resonance 현상까지 다 고려한 필터 디자인이 이루어 졌다. 마지막으로 시뮬레이션을 통하여 디자인 된 필터의 검증이 측정을 통하여 이루어졌다. 측정은 타임 도메인에서 필터를 달았을 경우 SSN노이즈가 감소하는지 그리고 Far-field측정을 통하여 SSN의 감소가 EMI의 감소를 가져오는지를 확인 하였으며 주파수 도메인 측정을 통하여 디자인 된 필터가 Target Spec. 을 만족하는지 알아보았다.
본 연구의 결론을 한마디로 요약하면, 고속의 디지털 시스템에서 증가하는 Clock Frequency와 증가하는 Maximum Power그리고 파워의 공급을 위해서 존재할 수 밖에 없는 Inductance에 의해 SSN의 문제가 심각해 지고 있으면 이러한 SSN은 EMI라고 하는 방사노이즈 형태로 다른 칩이나 시스템의 동작을 방해하게 된다. 그러므로 안정적인 고속의 디지털 시스템의 설계를 위해서는 이러한 노이즈가 지배되어야 하며 그러한 해결책의 하나로써 제안 될 수 있는 페라이트 비드를 이용한 필터를 디자인 하는 방법을 제시하였다.
