Advances in ILP techniques enable strict consistency models to relax memory order through speculative execution of memory operations. However, ordering constraints still hinder the performance because speculatively executed operations cannot be committed out of program order for the possibility of mis-speculation. In this dissertation, we propose a new technique, the request reorder buffer (RRB) technique, which allows memory operations to be non-speculatively committed out of order without violating consistency constraints. Though memory operations are committed out of order, it does not violate consistency constraints because the RRB technique prohibits other processors to observe the out-of-order execution through delaying coherence requests.
To avoid deadlock due to delaying coherence requests, we selectively commit operations based on the target address of the committed memory operations. Proposed deadlock avoidance condition provides simple but effective way to guarantee forward progress.
The RRB technique can also be used to improve the performance of spinlocks such as TTS lock or MCS lock. When there is contention for a lock, the efficiency of locking primitives is degraded for the unnecessary cache invalidation due to the early acquires. In this dissertation, we show that the negative impact of early acquires for a contended lock can be alleviated through delaying coherence requests.
본 연구에서는 확장성 있는 다중처리기 시스템의 성능향상을 위한 캐쉬일관성 지연기법을 제안한다. 제안된 기법은 엄격한 메모리 일관성 모델에서 메모리 접근순서의 제약으로 인한 성능저하를 해결하고, 스핀락(spinlock)의 락 전송시간을 향상시킴으로써 다중처리기 시스템의 성능을 향상시킨다.
메모리 일관성 모델은 다중 처리기 시스템의 성능에 매우 큰 영향을 미치는 요소이다. 순차 일관성 모델과 같은 엄격한 메모리 일관성 모델은 병렬 응용프로그램의 작성을 용이하게 하는 장점이 있으나, 메모리 접근순서의 제약으로 인하여 프로세서나 컴파일러의 최적화를 통한 성능향상을 꾀하기 어렵다. 반면에 해제 일관성 모델과 같은 완화된 메모리 모델의 경우 메모리 접근순서를 바꾸거나 중첩하는 등의 성능향상 기법을 사용하기에 용이하나, 프로그램 작성을 어렵게 하는 단점이 있다.
최근 프로세서들은 여러 개의 명령어를 동시에 수행함으로써 성능을 향상시키고 있다. 또한, 이러한 기능에 기반하여 메모리 명령어를 예측적으로 수행함으로써 메모리 일관성 모델의 제약을 완화하는 기법들이 사용되고 있다. 하지만 프로세서 내부에 예측적 상태를 저장할 수 있는 저장공간이 제약되어 있기 때문에, 여전히 메모리 접근 순서의 제약으로 인한 성능저하의 문제가 존재한다.
본 연구에서는 이러한 메모리 접근 순서의 제약을 완화하기 위한 기법을 제안한다. 제안된 기법은, 메모리 명령어를 예측적으로 수행하고 예측오류가 발생하면 원래의 상태로 복귀하여 재수행하는 기존의 연구와는 달리, 메모리 명령어를 비순차적으로 수행하고, 이로인한 메모리 일관성 모델 오류가 발생하지 않도록 전체 시스템의 메모리 명령 순서를 바꾸어 줌으로써 엄격한 일관성 모델의 성능을 향상시키는 방법이다.
본 연구에서는 메모리 명령을 비순차적으로 수행하여도 다른 프로세서가 수행하는 메모리 명령을 지연시킬 경우 메모리 일관성을 유지할 수 있다는 성질을 이용하여 메모리 명령의 비순차적 수행을 허용한다. 다른 프로세서의 메모리 명령의 지연은 캐쉬일관성 유지 메시지를 지연함으로써 구현한다.
프로세서가 임의의 메모리 명령을 지연하는 경우 교착상태를 발생시킬수 있다. 본 연구에서는 이러한 교착상태를 해결하기 위한 기법을 제안한다. 제안된 기법은 메모리 명령어의 접근 주소를 이용함으로써 간단하고 효과적으로 교착상태의 배제를 보장한다.
둘째로, 본 연구에서는 스핀락(spinlock)에 대한 경쟁이 심한경우 락 전송시간이 길어지는 문제점을 해결하기 위하여 앞서 제안된 캐쉬일관성 지연기법을 사용한다. 스핀락의 경우 락에대한 경쟁이 심해지면 락소유자가 락을 해제하기 전에 락요구자가 락을 요구하는 경우가 발생하는데, 이 경우 락 전송시간이 현저하게 길어지는 단점이 있다. 본 연구에서는 이러한 문제점을 해결하기 위하여, 락요구자의 이른 락 요구에 대하여, 락에 대한 요구를 락이 해제될때 까지 지연시킴으로서 락 전송시간을 감소시킬 수 있음을 보였다. 본 연구에서 제안된 빠른 락 전송 기법은 TTS 락이나 MCS 락과 같은 임의의 스핀락에 적용가능하다.
본 연구에서 제안된 방법을 시뮬레이션을 통하여 성능측정한 결과 SPLASH 벤치마크의 경우 최대 17.9%의 성능향상을 얻었으며, TTS 락과 MCS 락의 성능을 각각 최대 34%, 24.1% 향상시킬 수 있음을 보였다.
