서지주요정보
High-speed serial communication using half-frequency clock = 1/2 주파수 클럭을 이용한 고속 직렬 통신
서명 / 저자 High-speed serial communication using half-frequency clock = 1/2 주파수 클럭을 이용한 고속 직렬 통신 / Tae-Sung Kim.
저자명 Kim, Tae-Sung ; 김태성
발행사항 [대전 : 한국과학기술원, 2003].
Online Access 원문보기 원문인쇄

소장정보

등록번호

8014404

소장위치/청구기호

학술문화관(문화관) 보존서고

DEE 03012

SMS전송

도서상태

이용가능

대출가능

반납예정일

초록정보

This paper describes a simplified structure of serial link using voltage controlled delay line. The circuit is designed on top of the mesochronous timing scheme that a transmitter and a receiver share the same reference clock source. By virtue of specially devised simple phase detector named “overlapped transition PD”, the hardware can be saved a lot and a half-frequency clock that compensates for the speed impairment of CMOS devices can be used in recovering the serial stream data. In addition, the processing delay involved in detecting the data transition edges is so small compared to the conventional detection schemes that stability issues typically occurring in the phase correction loop can easily be figured out. Also since the proposed PD performs the charge pump operation together, a minimized design complexity and easy design strategy can be promised. And a dual loop structure of the incorporated digital DLL improves the two core features of locking time and low jitter simultaneously, which are always conflicting in most architectures. A test-chip is fabricated to demonstrate the functionality of newly proposed scheme and incorporated recovery loop with gigahertz rate bit streams. A 0.18um 1P6M CMOS process and PBGA package for low pad parasitics were used. A proto-chip works properly up to 3.125 [Gbps] NRZ data rate at the expense of a little high-frequency internal circuit operation.

본 논문은 전압제어 지연소자를 이용한 단순한 구조의 직렬 링크에 관한 내용을 다룬다. 이 회로는 송신기와 수신기가 동일한 기준 클럭원을 공유하는 mesochronous timing을 기반으로 하고 있다. “Overlapped transition PD”라고 이름붙여진 특별히 고안된 간단한 위상 검출기 덕분에 칩 면적을 많이 줄일 수 있으며 직렬 데이터를 복원하는데 있어 $\frac12$ 주파수를 사용함으로써 느린 CMOS 소자를 사용하는데 대한 단점을 보완할 수 있다. 게다가 데이터의 transition을 검출하는데 필요한 처리 시간이 기존 방법에 비해 짧아서 위상 보정에서 흔히 문제가 되는 안정성 문제도 쉽게 해결할 수 있다. 또한 제안된 위상 검출기는 charge pump의 역할도 겸하고 있기 때문에 회로가 복잡하지 않고 누구나 쉽게 설계할 수 있는 장점이 있다. 그리고 내부에 사용된 이중 loop를 갖는 디지털 DLL은 대부분의 구조에서 항상 양립하기 어려운 2가지의 핵심 성능, 즉 동기 시간과 지터 성능을 동시에 개선할 수 있도록 해준다. 새로이 제안된 회로가 기가대역에서 제대로 동작하는지를 확인하기 위해 테스트 칩을 제작하였으며, 0.18um CMOS공정을 사용하였고 패키지의 영향을 줄이기 위해 PBGA 패키지를 사용하였다. 제작된 칩은 약간의 내부 고속 동작을 수반하는 대가로 3.125 [Gbps] NRZ 데이터에서도 동작하는 것을 확인하였다.

서지기타정보

서지기타정보
청구기호 {DEE 03012
형태사항 [viii], 138 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김태성
지도교수의 영문표기 : Beom-Sup Kim
지도교수의 한글표기 : 김범섭
수록잡지명 : "Fast locking delay-locked loop using initial delay measurement". Electronics letters, v. 38 no. 17, pp. 950-951 (2002)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 135-138
주제 Serial Link
Half-frequency
DLL
PLL
Phase detector
직렬통신
데이터복원
클럭복원
위상검출기
전송채널
QR CODE qr code