Low-noise design methodology of clock generators in this thesis is to optimize their noise performance through circuit analyses or to propose new architectures when the noise characteristic is limited by other requirements from applications. Three kinds of clock generators such as a delay-locked loop (DLL), a voltage-controlled oscillator (VCO), and a frequency synthesizer, are designed and verified through chip fabrications in common CMOS processes. A mixed DLL is proposed to accommodate only advantages of an analog DLL and a digital DLL, and it is verified through the experiment results to have not only low jitter, but also low power and fast lock time. In order to improve the phase noise that is degraded by the integration of a VCO, a LC-ring structure is proposed as an architecture approach, and the noise enhancement effects are verified by noise analyses and experimental results. Finally, a frequency synthesizer is optimally designed to improve the in-band phase noise, and fully integrated using the proposed LC-ring oscillator. The result noise characteristic is shown to meet most wireless standard specifications.
클럭 발생 회로들은 CPU나 DSP와 같은 디지털 시스템이 동작하기 위해 필요한 기본 클럭 신호를 제공하거나 무선 통신 시스템에서 신호의 변복조를 위한 기준 주파수를 공급하는 등 거의 모든 시스템에서 사용되고 있다. 특히, 시스템을 한 개 또는 두 개의 칩으로 집적시키려는 최근의 추세와 더불어 시스템의 동작 속도가 급속하게 빨라지는 경향에 따라 CMOS 공정으로 집적된 클럭 발생 회로들의 잡음 성능이 전체 시스템에 미치는 영향은 매우 커지고 있으므로 이들 회로에 대한 저 잡음 설계 방법에 관한 연구의 중요성은 비중을 더하고 있다.
본 논문에서 제안하는 클럭 발생기의 저잡음 설계 방법론은 잡음 특성이 응용에서 요구하는 다른 성능들에 의해 제한될 때 회로 및 잡음 분석을 통해 설계를 최적화하거나 새로운 구조를 제안함으로써 요구되는 모든 성능을 만족시키려는 취지이다. 먼저, 클럭 발생기의 가장 대표적인 회로들인DLL, VCO, 그리고, 주파수 합성기 등 3가지 회로들에 대해서 칩을 설계하여 검증하였다.
클럭 Skew를 제거하기 위해 주로 사용되는 DLL의 경우, Analog DLL은 Jitter 특성이 좋은 반면 전력 소모와 반응 시간이 길다는 단점이 있고, Digital DLL의 경우에는 반응 시간이 짧은 반면 Jitter 특성이 좋지 못하다. 그래서, Analog DLL와 Digital DLL의 장점들만을 취할 수 있는 Mixed DLL을 제안하여 low-jitter를 가지면서 low-power와 fast lock time 특성을 가질 수 있음을 실험적으로 검증하였다. VCO는 CMOS 공정으로 집적될 경우 소자 특성의 한계로 나빠지는 잡음 특성을 향상시키기 위해 기존의 연구들이 소자를 개선하려는 방법에 치중한 반면, 본 논문에서는 회로 구조적인 접근 방법으로 LC-Ring 구조를 제안하여 위상 잡음 특성을 향상시킬 수 있음을 분석하고 칩 제작을 통해 검증하였다. 마지막으로 무선 통신 시스템의 핵심 부품인 주파수 합성기는 대부분의 무선 표준들에서 범용으로 사용될 수 있도록 구조 및 잡음 분석들을 통하여 전체 구조와 회로 설계를 최적화시키고 제안된 LC-Ring VCO를 사용하여 주파수 합성기를 완전히 CMOS 공정에서 집적하면서도 대부분의 무선 표준들을 만족시킬 수 있음을 실험 결과 검증하였다.
