In the current processor design, there are various processor configurations. Generally, a designer tries to find target processor configurations to satisfying target performance with minimum hardware cost. The performance evaluation is done through cycle-by-cycle simulation in an early design phase. Unfortunately, this evaluation traditionally involves the use of costly full trace simulations, which is time- and space-consuming task.
This thesis proposes a fast and accurate estimation method for execution cycles of a program, and provides a designer with the reliable estimation. For this approach, we consider some characteristics of a program. First, a program structure consists of basic blocks and control flows. They are never changed by processor configurations. Therefore, each basic block execution counts are independent on processor configurations. Second, the execution cycles of basic blocks depend on them. Third, each basic block is iteratively executed by the loops in a program, which have the constant execution cycles.
When processor configurations are varied, we reuse the basic block execution counts information and obtain the execution cost information of basic blocks through sample data simulation. The basic block execution counts and execution cycles are classified by both predecessor and cache/branch predictions misses of the current basic block for making the accurate estimation model. The total execution cycles of a program is determined by the form of weighted-sum between execution counts and cost of basic blocks. Therefore, we can estimate total execution cycles of a program in a relatively short time using this approach.
There is an inevitable estimation error due to the information loss by using sample data simulation. Therefore, we provide worst-case error which may occur in the process of estimation. A designer can obtain estimation result within desired error by using it. The worst-case error is smaller than measured error which is the difference between the actual execution cycles and the estimated execution cycles of a program on a particular processor configuration. The worst-case error provide a designer with reliable estimation results.
We conduct execution cycle estimation for various processor configurations for various programs to verify usefulness of this approach using SimpleScalar and Mediabench. The estimation results shows that average speed up is 86 times faster than full data simulation time, and average measured error is 0.8% with 5% desired error. When we set 20% desired error, average speed up is 134 times faster and average measured error is 2.79%.
프로세서를 디자인 하는데 있어서 다양한 파라메터들이 존재하기 때문에 디자이너는 최소한의 비용으로 원하는 성능을 내줄수 있는 가장 적합한 프로세서의 구성을 찾기 위해서 각 구성에 대한 성능 평가를 하게 된다. 이때 사용하는 가장 일반적인 도구가 아키텍처 시뮬레이터이다. 하지만 이 아키텍처 시뮬레이터로는 한 프로세서의 구성을 위한 성능 평가를 하기 위해서도 상당히 긴 시간이 소요된다.
따라서 본 논문에서는 빠르로 정확하게 프로그램을 수행하는데 소요되는 사이클을 추정하고 사용자가 신뢰할 수 있는 결과를 얻도록 추정시 발생할 수 있는 오차의 최대값을 제공하고자 하였다.
제안된 방법은, 프로그램의 몇가지 특징으로부터 출발하게 된다. 먼저 프로세서의 파라메터의 변화에도 프로그램의 구조는 바뀌지 않으므로 프로그램을 구성하는 기본 블록을 수행하는 횟수도 항상 일정하다. 다음으로 각 기본블록들을 수행한는데 소요되는 사이클은 프로세서의 변화와 밀접한 관계가 있고, 프로그램을 수행하는데는 루프에 의해 동일한 기본 블록을 반복해서 수행하게 된다.
따라서 프로세서의 케시나 브렌치 프리딕터의 구조를 제외한 나머지 다양한 파라메터가 바뀔때는 전체 입력 데이터의 시뮬레이션을 통해 얻은 기본블록들의 수행횟수 정보를 재사용하고, 각 기본블록들의 수행시간은 표본 데이터를 사용하여 구함으로써 짧은 시간에 프로그램의 전체 수행시간을 추정할 수 있다.
이때 사용자가 샘플데이터를 사용하여 수행시간을 추정하기 때문에 에러가 발생하게 되는데, 이렇게 발생하는 에러는 추정된 값에 대한 신회도를 떨어뜨리게 된다. 따라서 오차의 최대값에 관한 정보를 제공함으로 디자이너는 원하는 에러 이내의 추정값을 얻을 수 있다.
본 논문에서는 미디어 벤치 내에 포함되어있는 프로그램을 사용하여, 프로세서의 다양한 파라메터를 바꿔가며 제안된 방법을 적용하였다. 실험 결과는 원하는 에러의 최대값을 5%로 했을때 86배의 스피드 향상과 평균 0.8%의 에러를 보였다. 원하는 에러의 최대값을 20%로 가정했을 때는 134배의 스피드 향상과 평균 2.79%의 에러를 보임으로써 제안된 방법의 유용성을 확인하였다.
