The pipelined FFT processor is the key component in OFDM receiver. In order to optimize the area of the pipelined FFT processor, area of combinational logic, especially complex multiplier and memory element must be minimized. In this theis, a area efficient pipelined FFT processor has been presented. Area reduction mainly comes from complex constant multiplier that is introduced by 4-level index mapping. The stage, which consists of constant muliplier, could operate without ROM storing twiddle factor. To verify and optimize the proposed FFT processor, C-level language has been developed. The FFT processor has progressive wordlength with stage and 13-bi twiddle factors that is resulted in various simulations. A proposed FFT processor has 25.1% smaller combinational logic area and 23.1% smaller ROM than $R2^2SDF$ that is the most resource efficient pipeline architecture proposed previously. Also, proposed FFT processor has low power characteristic by accessing the ROM efficiently and using constant multiplier.
OFDM 수신기에서 FFT processor는 매우 중요한 위치를 갖는다. 파이프라인 방식의 FFT 프로세서의 면적을 최소화하기 위해 복소수 곱셈기로 대표되는 combinational logic과 프로세서내에서 가장 큰 면적을 차지하는 메모리관련 부분의 최소화가 필수적이다.
본 논문에서는 이러한 저면적 파이프라인 방식의 FFT 프로세서 구현을 위하여 4-level index mapping 알고리즘을 채택하고, 이에 따라 상수곱셈기를 적용하여 FFT프로세서의 면적을 최소화하였다. 상수곱셈기는 일반적인 복소수곱셈기에 비해 적은 면적을 차지하면서, 그에 따르는 계수를 저장하는 ROM을 제거함으로써 프로세서의 면적을 최소화하는데 큰 기여를 한다.
제안된 프로세서의 면적을 최소화하기 위한 각종 변수를 설정하고 이를 검증하기 위하여 C로 만들어진 시뮬레이터를 개발하였다. 이 시뮬레이터를 이용하여 제안된 FFT 프로세서는 각 파이프라인 stage에 따른 최적화된 bitwidth를 갖게 되어 RAM의 크기를 최적화 하였을 뿐 아니라, 계수의 bitwidth 역시 최적화하였다.
결과적으로, 제안된 파이프라인 방식의 FFT 프로세서는 기존에 제안되었던 가장 저면적의 $R2^2SDF$ 방식을 이용한 프로세서에 비하여 combinational logic에서 25.1%, ROM에서 23.1% 만큼의 면적을 추가로 줄일 수 있었다. 또한, 제안된 프로세서는 상수곱셈기의 이용과 효율적인 ROM 억세스 관리로 저전력 특성을 갖게 되었다.
