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Accelerating multimedia applications with a reconfigurable system = 멀티미디어 프로그램 가속을 위한 재설정 가능 시스템에 관한 연구
서명 / 저자 Accelerating multimedia applications with a reconfigurable system = 멀티미디어 프로그램 가속을 위한 재설정 가능 시스템에 관한 연구 / Seung-Jong Lee.
발행사항 [대전 : 한국과학기술원, 2002].
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The verification time has become the most important issue on the de-signing a chip, especially on implementing an algorithm which requires large computation capacity, such like multimedia, on a chip. This pa-per is consisted of two parts: at first, the reconfigurable system which enables the algorithm runs with a target board and development environment which synthesize codes to connect the algorithm and interfaces of chips are introduced. The second one is the cosimulation environment within which the algorithm partitioned to hardware and software are verified step by step. The embedded software is executed on native machine-code level, instead of simulation on ISS(Instruction Set Simulator), while estimating cycle counts and synchronizing with the hardware models at basic block boundary. The proposed idea is validated by emulating a MP3 decoder chip with a public domain MP3 program and by simulating software and hardware models of the chip together with the proposed simulation environment.

Technology가 발달함에 따라 하나의 칩으로 구현할 수 있는 로직의 복잡도도 커지게 되었다. 그에 따라 많은 양의 연산을 요구하여 대형 시스템으로만 구현이 가능했던 멀티미디어 알고리즘들이 칩으로 구현되어 가속될 수 있게 되었다. 그렇지만 기존의 설계방법과 검증방법으로는 이러한 설계의 복잡도 증가를 따라가지 못하게 되어서, 칩의 설계시간이 점점 늦쳐지는 결과를 초래하게 되었다. 설계시간을 줄이기위해서 다음과 같은 방법을 생각해볼 수 있다. - 기존의 검증된 디자인을 최대한 재사용하여 새로 설계를 해야 할 부분을 줄인다. - 성능이 크게 필요하지 않는 부분에 소프트웨어를 사용한다. - 보다 높은 수준의 설계에서 하드웨어를 기술한다. 처음 두가지 설계 방법은 System-on-Chip(SoC)이라는 형태로 널리 쓰이게 되었다. 그리고 마지막 방법은 C-based design이라는 형태로 연구가 시작되고 있는 상황이다. 이 논문에서는 멀티미디어 시스템을 검증하는 시간을 줄이는 두가지 방법에 대해서 제안을 한다. 첫번째 방법은 C로 기술된 알고리즘 또는 행위기술 설계를 목표 시스템과 연결하여 시뮬레이션하는 것이다. 행위기술 설계를 목표시스템과 연결해서 실행하기 위해서 재설정가능시스템(reconfigurable system)을 제안하였다. 이 시스템은 목표시스템과의 연결을 위해서 FPGA(Field-Programmable Gate Array)를 포함하고 있으며, 여기에서 실행될 인터페이스 모델과 프로세서에서 실행될 행위기술 모델간에 연결이 필요하게 된다. 멀티미디어 응용프로그램에서는 많은 경우 데이터들이 스트림 방식으로 이동하게 되며 버퍼를 할당하는 것이 성능향상에 큰 도움이 된다. FPGA내에서 버퍼의 크기를 늘리는데 제한이 되기 때문에 프로그램 메모리에 버퍼를 할당하는 방식을 취하게 되었으며, 이를 인터럽트를 사용해서 알고리즘과 무관하게 데이터의 이동을 하도록 하였다. 이동을 빠르게 하기 위해서 기존의 OS에 비해서 thread간의 전환이 빠르도록 한 RTOS를 작성하였다. 사용자가 시스템의 구조에 대해서 알지 못하더라도 인터페이스와 연결될 수 있도록 하는 자동화 프로그램이 제안되었다. 소프트웨어의 프로파일 정보와 인터페이스의 스펙에서 버퍼의 크기를 정하고 이를 할당하며, 하드웨어와 버퍼간의 데이터 이동을 담당하는 쓰레드(thread)를 자동으로 생성해주는 인터페이스 합성(interface synthesis) 방법을 제시하였다. 두번째 방법에서는 검증된 알고리즘 및 인터페이스에서 점점 SoC 아키텍춰로 변환해 나가면서 이를 시뮬레이션하는 개발환경을 제시하였다. 기존의 ISS(Instruction Set Simulator)를 사용하는 방식은 실행속도가 느리고, RTOS 시뮬레이터를 사용하는 방법은 사이클단위의 시뮬레이션이 불가능하였다. 여기서는 소프트웨어의 베이직블럭(basic block) 단위로 실행사이클을 예측하고 이를 바탕으로 베이직블럭의 실행 때마다 실행시간을 계산하도록 코드가 삽입된 실행파일을 생성하는 시뮬레이션 방법 및 환경을 제시하였다. 또한 RTOS의 동작 및 이에 대한 실행시간을 예측하는 RTOS 시뮬레이션 환경을 구축하였다. 하드웨어에 대한 성능예측을 위해서는 프로세서 버스에 대한 효과를 모델링하였으며, C로 주변장치들을 모델링하고 이를 시뮬레이션하는 환경을 제공함으로서 전체 시뮬레이션 속도를 높일 수 있었다. 이 방법은 기존 방식에 비해 약 10배 이상의 속도향상을 보였으며, 약 10% 이내의 오차에서 실행시간을 예측하였다. 마지막으로 음악 저장 및 재생 형식으로 가장 널리 사용되는 MP3를 논문에서 제시한 하드웨어 및 개발 시스템을 사용하여 실제 목표 시스템에서 음악을 재생하도록 합성 및 실행하였다. 또한 이렇게 검증된 알고리즘에서 SoC 아키텍춰를 고려한 내장시스템(embedded system)용 소프트웨어 및 하드웨어 모델을 작성하였며 이를 제안된 SoC 검증환경에서 동시 검증을 하였다.

서지기타정보

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청구기호 {DEE 02042
형태사항 vi, 55, [6] p. : 삽도 ; 26 cm
언어 영어
일반주기 Appendix : A, RTOS simulation Library. - B, VCE simulation Library
저자명의 한글표기 : 이승종
지도교수의 영문표기 : Chong-Min Kyung
지도교수의 한글표기 : 경종민
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Includes reference
주제 Emulation
Hardware/Software co-simulation
System-on-a-Chip
하드웨어 에뮬레이션
하드웨어 소프트웨어 동시검증
시스템온칩
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