This dissertation describes the design methodology of VLSI system design by using redundant binary (RB) number system. Especially, the methodology for fused-MADD (multiplication and addition) RB floating-point (FP) datapath unit is discussed. In order to acquire the benefit of carry-free addition, the whole FP functions including multiplier, significand adder, normalization block and rounding block are designed to support RB operation.
First, the mathematical algorithm for RB normalization is proposed. Because of the redundancy of RB number system, one normal binary (NB) number can be represented with various RB numbers which has not determined precision length and exponent. However, the proposed zero-addition method limit the length of precision, and the zero-added result has at most two more bits than the NB converted number. With additional operation, the precision of RB number is limited to have one more bit than the converted number, and then the whole RB FP operation is enabled with previously established RB addition rule and RB rounding algorithm. With the pre-normalized RB number by zero-addition, two kinds of RB number formats for floating-point operation are proposed: fixed-precision number format (FPNF) and variable-precision number format (VPNF). FPNF has the compatibility with IEEE 754 standard, and the implemented RB FP unit uses FPNF to support the IEEE standard compatibility.
Then, the ' fused-MADD FP unit with proposed RB datapath algorithm is designed and fabricated. It implements the RB bypass structure to conceal the RB-to-NB conversion overhead. 53b × 54b RB multiplier for double precision format is proposed and implemented. To support the RB bypass structure, the multiplier gets 54b FPNF RB number as its input operand.
Significand adder consists of two adders, one for significand RB addition and the other for the pre-normalization with zero-addition. The proposed structures of RB rounding and normalization contribute to minimize the latency of RB FP unit. Two-stage FP unit with multiplication stage and addition stage is implemented. The RB-to-NB conversion unit is at the write-back stage. Then, the FP unit has the forwarding path to transfer the RB rounded result to the input of the RB multiplier. This forwarding path enables to hide the RB-to-NB conversion overhead and to support effectively two-stage FP operation. It contributes to reduce the total latency of the FP unit.
The fused-MADD RB FP unit is fabricated with 0.25㎛ 5-metal CMOS technology with 2.5V supply voltage. 235,000 transistors are integrated and its size is 1.3mm × 2.1mm. It is measured that the fabricated chip has 200MHz operation and 480mW power consumption. The functional and timing measurement results verify the proposed RB floating-point datapath algorithm and structure.
이 논문에서는 잉여 이진수 시스템 (RB number system)을 이용한 VLSI 설계 방법론에 대해 기술하고자 한다. 특히 곱셈기와 덧셈기가 같이 있는 RB를 이용한 혼합 MADD 부동소수점 연산기의 설계 방법론에 대해 논의하고자 한다. RB의 특징인 carry-free 덧셈을 활용하고자, 곱셈기와 덧셈기, 정규화 (normalization) 블록, 라운딩 (rounding) 블록을 포함한 모든 부동소수점 연산장치들이 RB를 지원하도록 설계되어진다.
우선, RB 정규화 작업과 관련한 수학적 알고리즘이 제안된다. 잉여 이진수 시스템의 특성으로 인해 하나의 일반 수 (NB)는 부동소수점으로 표현하였을 때, 정해진 자릿수나 지수를 가지지 않는 다양한 잉여 이진수로 표현될 수 있다. 그러나, 제안된 제로 덧셈기의 사용은 잉여 이진수의 자릿수를 일정한 수 미만으로 제한할 수 있게되고, 제로 덧셈이 이뤄진 결과값들은 항상 기껏해야 일반 수의 자릿수보다 2비트 많은 수로 자릿수가 제한되어진다. 게다가 추가적인 보정 작업을 통해 최종적으로 일반 수보다 1비트 많은 잉여 이진수로 그 자릿수를 제한할 수 있다. 이와 함께 이미 수학적으로 검증이 된 RB 덧셈과 RB 라운딩 알고리즘을 함께 적용하면, 순수히 RB로만 내부적으로 연산이 되는 부동소수점 연산기를 설계할 수 있게 된다. 제로 덧셈을 통한 잉여 이진수의 사전 정규화 작업 결과를 통해 다음과 같이 두 가지의 RB 부동소수점 수 표현 방식을 제안할 수 있다. 하나는 고정 정밀도 (fixed-precision) 수 표현 방식 (FPNF)과 다른 하나는 가변 정밀도 (variable-precision) 수 표현 방식 (VPNF)이다. FPNF는 일반 수 (NB)로 변환할 때 IEEE 754 부동 소수점 표현방식과 완전한 호환성을 지닐 수 있다. 따라서, 하드웨어로 구현할 때는 IEEE 방식과 호환성을 유지하기 위해 FPNF를 가지고 구현하게 된다.
RB 혼합 MADD 부동소수점 연산기의 구현은 RB-to-NB 변환기의 연산 부담을 숨기기 위해 RB Bypass 구조를 지원하도록 한다. 두배 정밀도 (double precision) 수 표현 방식을 지원하는 53비트 곱하기 54비트 곱셈기가 제작되어 지는데, 이는 RB Bypass 기능을 지원하기 위해 54비트 FPNF를 가지는 RB 수가 곱셈기의 입력단으로 들어갈 수 있도록 한다. Significand 덧셈기는 두개의 덧셈기로 구성되어 지는데 하나는 순수한 RB Significand 덧셈을 위한 것이고 다른 하나는 제로 덧셈을 통한 사전 정규화 작업을 위한 것이다. 제안된 RB 라운딩 구조와 RB 정규화 구조는 부동 소수점 연산기의 전체 수행시간을 최소화하는데 기여를 하게 된다. 실제 제작은 곱셈 단계 (stage)와 덧셈 단계를 가지는 두개의 단계로 파이프라인 (pipeline) 기능을 지원하도록 한다. 그리고, 일반수로의 변환기는 마지막 단계인 저장 단계 (write-back stage)에 위치하여서, 그 연산 부담을 줄일 수 있도록 한다. 그리고, 전체적으로 RB 라운딩 결과는 바로 RB 곱셈기의 입력으로 Bypass 될 수 있는 구조로 만든다. 이 Bypass 구조는 RB-to-NB 변환기의 연산 부담을 숨길 수 있고, 실질적으로 부동소수점 연산기가 2개의 단계만을 지니는 것처럼 보이게 할 수 있다.
RB 혼합 MADD 부동소수점 연산기는 0.25 μm 5-metal CMOS 공정과 2.5V 전원을 사용하여 제작하였다. 235,000개의 트랜지스터가 집적화 되었고, 전체 코어의 크기는 1.3mm × 2.1mm 이였다. 제작한 칩은 200MHz에서 충분히 동작함을 보았고, 이때 소모 전력은 480mW로 측정되었다. 이 측정 및 테스트 결과는 제안된 RB 부동 소수점 연산 알고리즘과 하드웨어 구조를 검증하였음을 나타낸다.
