As the chip integration technology increases, a chip supports various functions. Currently, most part of the system function is integrated into a single chip. This complex chip is called System-On-Chip(SoC) which consists of three parts: the interface hardware blocks supporting various interface of the chip, hardware blocks accelerating the chip functions, and a processor block controlling the chip and running the software programs. Conventional design methodology requires long design cycle, since a design was started from the transistor level circuit design, although the time-to-market issue becomes one of most important issues. Thus, a new design methodology, so called, IP-based design methodology, is prevailing to design a new chip. The methodology is based on the reuse of well-designed and verified IPs.
In this dissertation, a new interface hardware synthesis scheme is proposed to adapt to the IP-based design methodology. The proposed scheme considers various aspects to apply a real-world designs. Especially, if IPs operating at different frequencies are integrated into a single chip, an interface hardware block generation scheme is proposed to interface between IPs. The proposed scheme enables to achieve more efficient chip due to exploring various ready-made interface hardware blocks. Additionally, the proposed scheme can be applied to the interface hardware between IPs with different data width and is applied to a real system to prove the efficiency.
A new hardware architecture is also proposed to reduce the hardware buffer which is a major hardware component of the interface hardware. The interface buffer is dynamically assigned to the various interface logics within a single chip, and the hardware usage is increased as compared with the statically assigned scheme. The proposed architecture is implemented in FPGA, the required area was reduced by 20%.
Finally, the interface verification environment is designed to verify a designed interface hardware. A chip with complex functionalities requires a large amount of simulation vectors and simulation time. Since the applied simulation vectors hardly cover all situations occurring at a real-world, the functionality of a chip has to be verified with a real-world environment. Thus, the designed environment supports this aspect and high speed interface hardware through a new hardware architecture called Split TIE ARchitecture(STAR). The interface hardware is verified through the STAR architecture communicating with real-world. The experimental results shows the interface hardware of an MPEG2 system is successfully verified on the verification environment.
칩의 집적도가 증가함에따라 하나의 칩은 다양한 기능을 수행하게 되었으며, 현재는 하나의 칩에 대부분의 시스템이 집적되고 있다.이러한 칩을 시스템 온 칩(System-On-Chip)이라고 부르며, 내부는 여러 인터페이스를 지원하기 위한 인터페이스 하드웨어 블럭과 동작 성능을 향상시키기 위한 여러 하드웨어 블럭, 그리고 이들을 제어하며 전체 프로그램을 수행하기 위한 프로세서 블럭들로 구성된다. 기존의 전체 칩을 처음부터 설계하는 방법론은 이러한 복잡한 칩의 설계에 너무 오랜 기간을 요구하는 칩의 집적도가 증가함에따라 하나의 칩은 다양한 기능을 수행하게 되었으며, 현재는 하나의 칩에 대부분의 시스템이 집적되고 있다.이러한 칩을 시스템 온 칩(System-On-Chip)이라고 부르며, 내부는 여러 인터페이스를 지원하기 위한 인터페이스 하드웨어 블럭과 동작 성능을 향상시키기 위한 여러 하드웨어 블럭, 그리고 이들을 제어하며 전체 프로그램을 수행하기 위한 프로세서 블럭들로 구성된다. 기존의 전체 칩을 처음부터 설계하는 방법론은 이러한 복잡한 칩의 설계에 너무 오랜 기간을 요구하는 문제점을 가지고 있다. 이를 대신하여 짧은 기간내에 설계를 완성하기 위해서 IP를 기반으로 한 설계방법이라는 새로운 설계 방법론이 대두되고 있다. 이 방법론은 기존의 설계/검증된 IP를 새로운 설계에 다시 이용하는 것을 주요 내용으로 하고 있다.
본 논문에서는 IP를 기반으로 한 설계 방법에 적합한 인터페이스 하드웨어 합성에 관한 방법을 제안한다. 기존의 인터페이스 합성에서 고려하지 않았던 여러가지 문제를 고려하여 실제 설계에 적용할 수 있도록 하였다. 특히, 서로 다른 동작 주파수를 가지는 여러개의 인터페이스 하드웨어를 하나의 칩에 구현하고자 하는 경우 이들 사이의 인터페이스를 자동으로 제공할 수 있는 하드웨어 블럭의 생성에 관한 알고리즘을 제시하였다. 이것은 더욱 다양한 인터페이스 하드웨어를 설계할 칩에 빠르게 적용해 봄으로써 더욱 좋은 성능의 칩을 빠른 시간에 설계할 수 있도록 한다. 이와 함께, 서로 다른 데이터 폭을 가지는 인터페이스 하드웨어를 연결할때 생기는 문제점에 대한 해결책을 제시하였다. 제안된 방식은 실제 시스템에 적용하여 그 유용성을 보였다.
또한, 인터페이스 하드웨어에서 필요로 하는 하드웨어 버퍼의 양을 줄일수 있는 하드웨어 구조를 제안하였다. 이 하드웨어는 인터페이스 하드웨어의 대부분을 차지하고 있는 데이터 버퍼를 동적으로 여러 인터페이스가 공유할 수 있도록 설계되었다. 그러므로 설계시에 인터페이스 하드웨어가 결정되어 있는 구조에 비해 하드웨어를 효과적으로 사용할 수 있으며, 특히 주기적으로 데이터를 엑세스하는 경우에 더욱 효과적으로 사용된다. 제안된 하드웨어 구조는 FPGA에 실제로 구현되었으며, 면적 측면에서 20%이상 향상된 결과를 보여주었다.
설계된 인터페이스 하드웨어를 실제 하드웨어에서 검증할 수 있는 하드웨어 환경을 제안하였다. 시스템 온 칩과 같이 복잡한 동작을 하는 칩에서의 인터페이스는 시뮬레이션만을 통해서는 그 동작을 완벽히 검증할 수 없게 되었다. 그러므로 인터페이스 하드웨어를 실제 시스템과 연결된 상황에서 검증할 수 있는 하드웨어를 제안하였다. 제안된 하드웨어에서는 고속으로 동작하는 인터페이스를 효과적으로 처리하기 위해 STAR라는 구조가 제안되었으며, 이러한 구조를 통해 전체 시스템이 고속으로 동작하며 인터페이스를 검증할 수 있게 되었다. 마지막으로 제안된 인터페이스 검증 환경에서 MPEG2시스템의 실제 인터페이스를 검증하였다.문제점을 가지고 있다. 이를 대신하여 짧은 기간내에 설계를 완성하기 위해서 IP를 기반으로 한 설계방법이라는 새로운 설계 방법론이 대두되고 있다. 이 방법론은 기존의 설계/검증된 IP를 새로운 설계에 다시 이용하는 것을 주요 내용으로 하고 있다.
본 논문에서는 IP를 기반으로 한 설계 방법에 적합한 인터페이스 하드웨어 합성에 관한 방법을 제안한다. 기존의 인터페이스 합성에서 고려하지 않았던 여러가지 문제를 고려하여 실제 설계에 적용할 수 있도록 하였다. 특히, 서로 다른 동작 주파수를 가지는 여러개의 인터페이스 하드웨어를 하나의 칩에 구현하고자 하는 경우 이들 사이의 인터페이스를 자동으로 제공할 수 있는 하드웨어 블럭의 생성에 관한 알고리즘을 제시하였다. 이것은 더욱 다양한 인터페이스 하드웨어를 설계할 칩에 빠르게 적용해 봄으로써 더욱 좋은 성능의 칩을 빠른 시간에 설계할 수 있도록 한다. 이와 함께, 서로 다른 데이터 폭을 가지는 인터페이스 하드웨어를 연결할때 생기는 문제점에 대한 해결책을 제시하였다. 제안된 방식은 실제 시스템에 적용하여 그 유용성을 보였다.
또한, 인터페이스 하드웨어에서 필요로 하는 하드웨어 버퍼의 양을 줄일수 있는 하드웨어 구조를 제안하였다. 이 하드웨어는 인터페이스 하드웨어의 대부분을 차지하고 있는 데이터 버퍼를 동적으로 여러 인터페이스가 공유할 수 있도록 설계되었다. 그러므로 설계시에 인터페이스 하드웨어가 결정되어 있는 구조에 비해 하드웨어를 효과적으로 사용할 수 있으며, 특히 주기적으로 데이터를 엑세스하는 경우에 더욱 효과적으로 사용된다. 제안된 하드웨어 구조는 FPGA에 실제로 구현되었으며, 면적 측면에서 20%이상 향상된 결과를 보여주었다.
설계된 인터페이스 하드웨어를 실제 하드웨어에서 검증할 수 있는 하드웨어 환경을 제안하였다. 시스템 온 칩과 같이 복잡한 동작을 하는 칩에서의 인터페이스는 시뮬레이션만을 통해서는 그 동작을 완벽히 검증할 수 없게 되었다. 그러므로 인터페이스 하드웨어를 실제 시스템과 연결된 상황에서 검증할 수 있는 하드웨어를 제안하였다. 제안된 하드웨어에서는 고속으로 동작하는 인터페이스를 효과적으로 처리하기 위해 STAR라는 구조가 제안되었으며, 이러한 구조를 통해 전체 시스템이 고속으로 동작하며 인터페이스를 검증할 수 있게 되었다. 마지막으로 제안된 인터페이스 검증 환경에서 MPEG2시스템의 실제 인터페이스를 검증하였다.
