Energy efficient high performance rendering architecture is proposed and its silicon verification is successfully demonstrated using 0.35μmEML technology. The 11.1M polygon/sec drawing speed and 7.1GB/s memory access bandwidth are achieved @ 100Mhz, 3.3V with 2.4W power consumption. It achieves energy efficient pixel parallel rendering operation with about 300Kpixel/mW rendering performance. This result shows 1.8~3.0 times power-energy efficiency compared with the other EML based rendering chips. The main features are 2-dimensional hierarchical octet tree (2D-HOT) array architecture and bandwidth amplification (BA). The following features are cooperates together. Embedded network interface schemes provide the energy efficient bus transaction. The virtual page mapping and polygon level parallel rendering enhance the utilization of 2D-HOT array. Asynchronous propagation for shading operation provides fast and low power interpolation. The low power bit-wise read-compare-write (RCW) scheme reduces DRAM power consumption to 78.2%~103.5% of the conventional schemes according to the data access patterns.
For fast and accurate embedded DRAM (eDRAM) power-energy estimation, the signal swing-based analytical (SSBA) eDRAM power-energy model is proposed. The system-level eDRAM power-energy estimation methodology, which combines the SSBA model and the system-level memory access statistics, is used to investigate the power-energy characteristics of various rendering architectures.
임베디드 메모리 로직(EML) 을 이용하여 3차원 그래픽스 랜더링 엔진과 프레임 버퍼를 하나의 칩으로 집적하는 연구는 메모리 대역폭의 증가, 소모 전력의 감소 및 소형화의 장점을 얻을 수 있어 다양한 형태로 연구되어왔다. 본 연구에서는 랜더링 엔진과 프레임 버퍼를 집적 함에 있어서 기존의 연구 결과에 비해서 단위 전력소모 당 픽셀 랜더링 성능 (Pixel/s/mW)이 1.8배~3.0배 뛰어난 최적의 구현 기법을 제시하고, 이를 0.35um 임베디드 메모리 공정을 사용하여 칩으로 제작/측정 하였으며, 테스트 보드상에 실장 테스트를 수행 하였다.
이러한 특징은 2차원 어레이에 기반을 둔 8가 계층구조 (2-dimensional hierarchical octet tree 또는 2D-HOT) 와 메모리 대역폭의 확장 (Bandwidth Amplification)을 통해 얻을 수 있었으며, 전체적으로 7.1GB/s의 메모리 대역폭과 11.1Mpolygonn/sec 또는 710Mpixel/s의 랜더링 성능을 보이며, 100Mhz 클럭 주파수, 3.3V(로직)/5.0V(메모리)에서 동작하여 약 2,400mW의 전력 소비를 보임으로써 전제적으로 300Kpixel/s/mW의 단위 전력소모 당 픽셀 랜더링 성능을 보였다.
2D-HOT Array 구조는 다음과 같은 부가적인 특징에 의해서 최적화 되었다. 메모리와 픽셀 프로세서간의 에너지 소비를 BPM (Bi-directional point-to-point mode) 인터페이스에의해 최소화 하고, 각 프로세싱 엘리먼트를 UBM (Uni-directional Broadcasting mode) 과 URM (Unidirectional Ring Mode) 인터페이스를 통해서 연결해 줌으로써 효율적인 프로세싱이 이루어 지도록 하였다. 가상 페이지 매핑 (Virtual Page Mapping)을 이용하여 2D-HOT Array와 실제 스크린 상에서 처리되는 폴리곤 데이터를 매핑함으로써, 폴리곤 데이터가 여러 개의 타일영역에 걸쳐지더라도 한번의 메모리 엑세스만으로 처리되도록 해준다. 또한 삼각형 위주의 폴리곤 모델에 대해서도 2D-HOT Array가 효률적으로 대응할 수 있도록 폴리곤 레벨의 병렬처리를 지원하도록 하였으며, 비동기식 전파에 의한 픽셀 쉐이딩을 이용하여 저전력, 고속 데이터 처리를 수행한다. 랜더링 과정에서 Read-Modify-Write형태의 메모리의 엑세스 과정 중 데이터를 쓰는 과정에서 불필요한 DB (Data Bus) 라인의 풀 스윙 동작을 억제하는 Read-Compare-Write 방법의 저전력 기법을 적용하여 데이터 엑세스 형태에 따라서 10%~20% 정도의 추가적인 전력 감소 효과를 달성하였다. 이러한 기법은 메모리 용량이 증가 할수록 전력감소의 효과가 증가되는 특징이 있다.
임베디드 메모리의 구조와 신호의 동작 특성을 반영한 전력 및 에너지 소비특성을 모델링 하였으며, 이를 이용하여 기존의 랜더링 구조와 제안된 구조에서의 인터페이스 방법에 따른 에너지 소비의 특성을 정량적으로 분석하였다. 기존의 Common bus 구조와 X-bar Switch 구조는 병렬화가 진행될수록 메모리와 프로세싱 엘리먼트 사이의 픽셀 데이터 전송에 의한 에너지 손실이 증가하며, Flat 1D 구조는 각 프로세싱 엘리먼트 사이의 픽셀 데이터 전송에 의한 에너지 손실이 증가하지만, 제안된 2D-HOT 구조에서는 Bandwidth Amplification에 의한 에너지 절약효과가 병렬화가 진행될수록 더욱 증가함을 확인하였다.
