This paper describes a low noise phase-locked loop (PLL) design method to achieve minimum jitter from a given PLL circuit topology. An optimal loop-bandwidth design method, derived from a discrete-time PLL model, further improves the jitter characteristics of a PLL already somewhat enhanced by optimizing individual circuit components. The described method not only estimates the timing jitter of a PLL, but also finds the optimal bandwidth minimizing the overall PLL jitter. A prototype PLL fabricated in a 0.6-p.m CMOS technology is tested. The measurement shows significant performance improvement by using the proposed method. The measured rms and peakto-peak jitter of the PLL at the optimal loop-bandwidth are 3.1ps and 22ps, respectively.
현대의 데이터 통신의 응용 분야인 LAN이나 디스크 드라이브 시스템이나 무선 채널을 이용한 이동통신 시스템에서는 시간 reference로 쓰이는 클럭을 얼마나 이상적으로 만드냐에 따라서 시스템의 성능은 크게 좌우 된다고 할 수 있다. 주로 클럭 복원 및 주파수 합성 방식을 통해서 시간 reference를 만드는데 본 논문은 클럭의 잡음을 최소화 하기 위한 최적의 설계에 관하여 중점적으로 연구를 하였다.
PLL의 잡음을 줄이기 위한 방법은 크게 두가지로 나뉠 수가 있는데 먼저 최근까지 많이 연구되어 온 방법으로서 회로적인 측면에서 각각의 블록을 설계를 할 때 최대한 잡음을 줄일 수 있도록 하는 방법이 있다. 그러나, PLL의 잡음 특성은 루프 대역에 의해서 크게 좌우되는 것을 알 수 있다. 따라서 잡음을 최소화하기 위해서는 회로적인 관점에서 디바이스 자체가 갖는 잡음을 최소화하기 위한 설계 측면에서의 최적화가 선행 되어야 하고, 시스템 관점에서 최적으로 설계된 회로가 잡음을 최소한으로 갖도록 루프 대역을 최적으로 설계하는 과정이 필요하다.
이러한 배경하에, 본 논문은 PLL 잡음에 대한 정확한 예측을 하고, 기존에 많이 연구되어 있지 않은 시간 축 상에서의 잡음 특성 분석을 통하여 PLL설계자가 실제 칩을 만들기 전에 잡음 특성을 예측할 수 있는 수식을 유도해 냈다. 유도된 식을 통하여 잡음을 최소로 하는 루프 대역을 유도해 냄으로써 저 잡음 PLL의 설계에 필요한 이론적 배경을 마련하였다. PLL의 잡음에 대한 이론적 해석을 검증하기 위하여 본 논문은 PLL의 behavioral 모델링에 의한 simulator를 설계하고, PLL의 이론적 해석과 모델링을 검증하기 위하여 실제 PLL칩을 설계하여 루프 대역 따른 PLL의 잡음 특성을 검증하였다. 이리하여, 본 논문은 저 잡음 특성의 PLL을 구현하는데 있어서 최적의 루프대역을 구하기 위한 용이한 디자인 방법을 제시하였다.
