Simultaneous switching noise (also known as Ground bounce or Delta-I noise) is a voltage glitch induced at power/ground distribution connections due to switching current passing through the wire inductance (L) associated with power or ground rails.
In the past, the research on SSN was focused at the I/O buffer, since the large SSN enough to cause the malfunction of the circuits was mostly induced at the I/O buffer. However, SSN in the internal core logic circuitry has become an increasingly larger problem because of millions of transistor contained in it. Also, lower supply voltage reduces noise immunity and threshold voltage, and thus creates greater noise sensitivity. Higher operating frequencies and short rise/fall signal transition time results in higher values of dI/dt.
There have been various researches on internal SSN, but most of them were about estimation or modeling the SSN problem, shortly speaking, with CAD perspective. And it was rarely researched with circuit perspective.
In this thesis, various SSN reduction methods with the circuit perspective are presented with an array multiplier as a test application. The key concept of the SSN reduction methods is the current waveform modification and selective grouping of the current spikes. It is proved that the proposed SSN reduction methods show the better performance in both reducing the SSN and decreasing the delay. The proposed SSN reduction methods can be used in various mixed IC area.
Simultaneous switching noise는 CMOS device가 switching 될 때 발생하는 전류가 power나 ground의 핀에 포함된 inductance성분과 연계되어 noise 전압이 발생되는 현상을 지칭한다. current peak 때문에 이 현상이 발생하므로 이것을 Delta-I noise 라 부르기도 하고 이 현상 때문에 power나 ground level이 흔들리므로 Ground bounce라는 이름으로도 불린다.
지금까지의 회로 설계에 있어서는 회로의 정상적인 동작을 방해할 정도로 큰 SSN이 발생하는 부분은 주로 대량의 current를 drive하는 I/O buffer정도였으므로 SSN 현상을 고려한 design methodology에 관한 연구는 주로 I/O buffer쪽에서 이루어졌다. 하지만 이 현상은 현재 고속 동작용 회로나 mixed signal IC의 설계에 있어서 점점 더 중요한 고려 요소로 부상하고 있다. 그 이유는 IC의 발전 방향이 고집적도와 고속 동작을 지향하고 있기 때문이다. 즉 집적도가 증가하면서 동시에 switching되는 CMOS가 많아져 current의 양이 증가하게 되는데 이에 반해 operating speed가 증가하면서 switching은 더 짧은 시간 안에 이루어지게 되므로 결국 dI/dt가 커지는 것이다.
이런 internal circuit에 대한 SSN관련 연구가 없었던 것은 아니나 그것들은 주로 회로를 modeling하고 computational method를 사용하여 analysis를 한 것이고 직접 circuit관점에서 SSN를 고려한 설계방법이 제시된 예는 극히 드물다. 그래서 본 연구에서는 array multiplier라는 application에 대해서 SSN 현상을 확인하고 그 reduction을 위한 modified trapezoidal current shaping 방법을 제안하고 이를 검증하는 것을 목표로 하였다.
이 논문에서는 SSN reduction 기법들로써 Modified trapezoidal current shaping method와 Selective grouping method가 제시되었다. Modified trapezoidal current shaping method는 SSN 을 줄이기 위해 기존에 제시되었던 방법인 Trapezoidal current shaping method의 단점을 보완한 것으로써 clock signal을 staggering 시켜서 얻어진 사다리꼴 모양의 current 파형의 양쪽 경사를 조절하고 기울기가 0인 중간 영역의 폭을 줄여 delay를 줄이는 효과를 보고자 하는 것이다.
Current 파형의 경사를 줄이는 방법으로 Transistor sizing을 통한 rising/falling time adjust method와 Current limiting method가 제안되었다. 두 가지의 방법이 모두 Current Trapezoid의 경사도를 낮춤으로써 dI/dt 값을 줄이는 데 효과가 있지만 TR sizing method는 Current limiting method보다 delay가 많이 추가되는 단점이 있다.
중첩되는 current spike간의 delay를 줄이기 위해서 Alternating NP styled ECDL logic이 제시되었으나 P-tree에 대한 영역증가로 인해 capacitance가 증가하여 기대 만큼의 속도 증가 효과는 볼 수 없었다.
이를 보완하는 기법으로 Selective grouping method가 제시되었는데 이 기법은 noise의 총량보다 noise전압의 최대값이 중요하다는 것에 기초한다. 기본적인 circuit의 단위 block들을 하나씩 작동시켜 Current trapezoid를 만드는 기존 방법과 달리 동시에 작동되는 circuit block의 수를 가변적으로 조절함으로써 maximum dI/dt값을 보장하면서도 delay를 줄이는 데 탁월한 효과를 보였으며 current spike의 compaction ratio는 (2N-1)/$N^2$이다.
결론적으로 SSN을 줄이는 가장 좋은 방법은 Current limiting method를 사용하여 dI/dt를 조절하고 Selective grouping method를 사용하여 delay를 줄이는 것이라고 할 수 있다.
