This thesis presents a new on-chip debugging logic(OCDL) synthesizer. Given a processor specification, the synthesizer automatically generates an OCDL that is based on the IEEE 1149.1 JTAG architecture. The JTAG is adopted to provide not only boundary scan paths but also standard debugging mechanisms such as breakpoint setting and detection, internal state monitoring and modification, etc. Compared to the previous OCDL synthesizer that focuses only on core state examination, the generated OCDL can examine memory state as well as core state by using instruction insertion techniques. The same clock that is used for the embedded processor is directly applied to the proposed OCDL to avoid the redesign of processor-specific clock controllers and to minimize the additional delay overhead. The proposed OCDL synthesizer has been successfully applied to industrial embedded processors such as an ARM7 compatible core and a floating-point DSP core for audio applications.
오늘날 내장형 프로세서의 동작 주파수가 높아지고 프로세서가 칩 안으로 점점 더 깊숙이 내장됨에 따라 시스템 디버깅을 위해서는 필수적으로 디버깅 회로를 칩 안에 포함시켜야 한다. 온칩 디버깅 회로는 IEEE 1149.1 JTAG 구조를 기반으로 경계 주사 테스트 뿐만 아니라 breakpoint의 설정 및 탐지, 내부 상태의 점검 및 변경 등의 디버깅 메커니즘을 제공한다.
본 논문에서는 새로운 온칩 디버깅 회로를 제안하였고, 그에 따른 합성기에 대해 기술하였다. 제안한 온칩 디버깅 회로는 프로세서 디자인의 최소 변경만으로 어떠한 프로세서 디자인과도 쉽게 합쳐질 수 있으며, 명령어 주입 기법을 사용하여 프로세서 상태뿐만 아니라 메모리 상태도 검사할 수 있다. 기존의 합성 가능한 온칩 디버깅 회로들과 비교하여 제안된 온칩 디버깅 회로는 다음과 같은 많은 장점을 갖는다. 첫째, 메모리 상태를 검사할 수 있으며, 둘째, 추가적인 동작 속도의 지연 오버헤드가 매우 작다. 셋째, 프로세서 코어의 변경이 거의 없으며, 넷째, 코어가 본래에 사용하던 클럭과 동일한 클럭을 사용하기 때문에 프로세서에 맞는 클럭 컨트롤러를 다시 디자인할 필요가 없다.
제안한 온칩 디버깅 회로를 두 프로세서에 적용함으로써, 제안한 온칩 디버깅 회로와 그에 따른 합성기가 효과적이며, 실제로 적용 가능함을 입증하였다.
