Memory structure called nanocrystal memory or metal-oxide-semiconductor memory based on nanocrystal, is one of the floating gate memory structure that uses two-dimensional nanocrystal array as a floating gate material. For the potentially high performance as well as the process compatibility, it gets much attention around the semiconductor device engineers. In this thesis, investigation on the fabrication methods of nanocrystal array, characterization of the device mainly on discharging phenomena, and speculation as well as implementation of the highly reliable device structure is presented.
Novel fabrication methods presented in this thesis are oxidation of microcrystalline Si film and deposition method by photo-chemical vapor deposition. They were adequate for fabrication of high-density small nanocrystal array. Especially, the deposition method produced 3nm-sized nanocrystal array with spatial density of $2\times10^{12}cm^{-2}$.
It was verified that there are two origins for long retention time in nanocrystal memory employing ultrathin tunneling layer. One structural origin is due to the dot-to-dot isolation of nanocrystal array and the other physical origin is due to the presence of deep trapping center in nanocrystal.
Metal-oxide-semiconductor field effect transistor based on oxidized microcrystalline Si/thin oxide gate structure, i.e., continuous floating gate material was investigated to clarify the reduced discharging from the nanocrystal floating gate. The charge retention time is estimated be smaller than 20ms. For the same tunnel oxide layer, nanocrystal memory based on nanocrystals exhibits far higher retention time. These results prove the drastic suppression of the discharging by employing collection of isolated storage sites as floating gate material, i.e., nanocrystal array. However, this structural reason cannot completely explain the charge retention characteristic of the nanocrystal memory; i.e., the assumption of deep trapping center is needed.
Nanocrystal memory based on oxidized dots is presented with investigation on the fabrication methods of oxidized dots. In this device, band diagram at flat band was estimated using C-V and I-V measurements data. As a characterization methodology, the transient characteristics of drain current at a particular read bias were modeled as Logistic formula. Using this model, measurement data were fitted and investigated at various temperatures. Based on the model of deep level charge storage in nanocrystal, two significant discharging mechanisms were observed: thermal activation coupled to direct tunneling, direct tunneling to the $SiO_2/channel$ Si interface states. The estimated deep level was 0.12eV below the nanocrystal conduction band and the dominant discharging mechanism at room temperature was thermal activation coupled to direct tunneling. The poor charge retention time that is about 100seconds is due to the shallowness of the deep level.
Nanocrystal memory based on deposited dots is fabricated using photo-chemical vapor deposition method. In this device, the ensemble single charge injection was observed and charging energy of one electron was estimated to be 0.31eV. $I_D$ transients at a particular read bias were used to determine the discharging time constant, and its temperature dependence revealed that direct tunneling to the interface states in between the tunnel oxide and the channel Si is dominant discharging mechanism at room temperature. Moreover, the relative position of deep trap levels to the nanocrystal conduction band edge was estimated to be 0.2eV from the activation energy measurements and charge retention time is far higher than nanocrystal memory based on oxidized dots. Using the drain current transient technique, the read voltage dependency was also investigated. The discharging time constant increases as read voltage decreases in activation regime, and in direct tunneling regime the discharging time constant is thought to be strongly depends on hole density in the channel region. Erase times are about 100 times higher than write times. For 1ms writing, 100ms erasing is necessary.
Nanocrystal memory with $a-C/SiO_2$ tunneling layer is proposed for enhanced reliability. The deposited a-C film has estimated bandgap of about 1.95 eV and conduction band discontinuity with Si of about 0.4eV. In addition, interface states density of the $a-C/SiO_2$/channel Si was estimated from the capacitance-voltage measurement. The nanocrystal memory using this novel tunnel barrier exhibits enhanced charge retention than that employing a single $SiO_2$ tunnel barrier whereas the injection efficiency is comparable between them when additional write voltage is applied corresponding to the thickness ratio: effective thickness of total tunneling layer divided by thickness of $SiO_2$. One notable feature of this device is absence of thermal activation in discharging phenomena. The high temperature retention measurement results only slight degradation in retention time. The carbon induced deep level is though to be located deeper in the bandgap than that of $Si/SiO_2$ interface. Moreover, this tunneling layer has better endurance characteristics than single tunneling layer.
나노결정 메모리란 나노미터 크기의 작은 결정립 들의 2차원 배열을 부유 게이트로 갖는 메모리 구조를 말한다. 이 메모리는 초고속, 저전력 메모리 소자로서의 잠재적인 가능성을 가지고 있음은 물론 기존의 반도체 공정과 호환성이 있어 차세대 메모리 소자로서 매우 유망하게 부각되고 있다. 본 논문에서는 2차원 나노 결정 배열의 제조법 및 이를 이용하여 제작한 소자의 방전 기작 규명 등의 특성 분석에 관한 연구 결과를 제시하고 고성능의 소자 구조에 관한 해법을 제시하였다.
2차원 나노결정 배열의 제조법으로서 미결정 실리콘 박막의 산화에 의한 방법 및 광 화학 기상 증착법에 의한 증착법을 제시하고 개개의 크기가 수 나노 미터이면서 단위 센티미터당 $10^{11}\sim2\times10^{12}$ 개 정도의 높은 밀도를 가짐을 보였다. 특히 증착법의 경우 매우 균일한 크기 분포를 가지고 높은 밀도를 갖는 방법임을 확인할 수 있었다.
나노결정 메모리 소자의 낮은 방전 효율의 원인 규명의 일환으로서 구조적 측면의 규명이 선행되었다. 즉, 고립된 결정립 의 배열을 부유 게이트로 갖는 경우 얼마나 방전효율이 낮아지는지 알아보기 위하여 연속적인 박막을 부유 게이트로 갖는 소자와 특성 비교를 하였다. 2 나노미터의 얇은 터널링 박막을 사용했을 때, 연속적인 박막을 사용한 경우는 20 밀리초 이하의 매우 짧은 保持 시간 (retention time)을 나타냈고, 고립된 결정립 배열을 사용한 경우에는 약 $10^8$초 정도의 매우 긴 保持 시간을 나타내었다. 이러한 결과는 나노결정 메모리에서 구조적으로 고립된 전자 저장 매체를 이용한다는 사실이 매우 중요하다는 사실을 알려준다. 그러나 이러한 구조적 특징만으로 나노결정 메모리의 긴 保持 시간을 설명하기에는 부족하다. 즉, 물성적으로 나노 결정립 안에 깊은 전자 포획 준위의 존재가 필요하다는 결론을 물리적 고찰로부터 도출할 수 있다. 이를 바탕으로 한 모델에 의거하여 실험결과의 해석이 가능하였고 그 결과 나노결정 메모리의 방전 기작은 주로 다음 두가지 기작의 합으로 나타내어 짐을 발견하였다. 첫번째는 깊은 포획 준위로부터 채널 실리콘과 터널 산화막간의 계면 준위로의 직접 터널링에 의한 것이고 두번째는 나노결정의 전도대로의 열적 여기에 이은 채널 실리콘의 전도대로의 직접 터널링이다. 특히 후자의 경우 온도에 따른 방전 시간의 변화를 살펴봄으로써 나노결정 안의 포획 준위의 전도대에 대한 상대적 위치를 예측할 수 있었는데, 산화법에 의한 나노결정의 경우 0.12eV였고 증착법에 의한 나노결정의 경우 0.2eV였다. 즉, 산화법에 의한 나노결정의 경우 상온에서 낮은 주된 방전 기작이 후자여서 짧은 保持 시간을 나타내고 증착법에 의한 나노결정의 경우 상온에서의 주된 방전기작이 전자여서 긴 保持 시간을 나타냄을 알 수 있었다. 이는 포획 준위의 위치가 나노결정의 전도대로부터 얼마나 깊이 위치 하는냐가 긴 保持 시간을 갖는 소자 제작에 매우 중요함을 나타낸다.
긴 保持 시간 및 빠른 쓰기 시간을 갖는 터널링 막의 구조로서 비대칭 밴드 구조가 효과적임을 이론적 계산으로부터 예측할 수 있다. 이러한 비대칭 밴드 구조를 가지는 터널링 막으로서 ‘비정질 탄소/실리콘 산화막’ 이중 구조를 처음 제안하였다. 제작한 구조에서 비정질 탄소와 실리콘과의 전도대 불연속 (conduction band discontinuity)은 0.4eV로 추산되었고 실리콘 산화막 단일 터널링 박막으로 사용한 경우와 비교하여도 쓰기 시간이 비슷한 값을 나타냄을 관찰하였고 保持 시간은 길어짐을 발견하였다. 또한 온도 변화에 따른 방전 기작을 관찰한 결과 나노결정 포획 준위의 위치가 0.2eV 보다 깊은 곳에 있음을 알 수 있었다. 이는 ‘실리콘 양자점/비정질 탄소’ 계면에서 생기는 포획 준위의 위치가 ‘실리콘 양자점/실리콘 산화막’ 계면에서 생기는 포획 준위의 위치보다 깊게 있음을 시사한다.
결론적으로 ‘비정질 탄소/실리콘 산화막’ 과 같은 비대칭 밴드 구조를 사용하고 나노결정 안의 포획 준위를 전도대로부터 깊은 위치에 형성 시키는 것이 긴 保持 시간 및 빠른 쓰기 시간을 갖는 나노결정 메모리의 제작에 있어 중요하다. 또한 나노결정 안의 깊은 포획 준위를 형성하는 실현 가능한 방법으로서 양자점의 변형력을 증가시키는 방법 (작은 양자점일 수록 변형력이 크고 산화법에 의한 양자점보다 증착법에 의한 양자점의 변형력이 큼) 과 실리콘 밴드갭 깊은 곳에 준위를 형성하면서 안정한 유전체를 실리콘 산화 막과 이중으로 사용하는 방법을 제시한다. 또한 0차원의 양자 점에서 3차원의 채널로의 방전 현상은 그 자체가 느린 과정이라고 보는 관점보다는 깊은 포획 준위의 가정에 의한 설명이 훨씬 간단하고 명확함을 이를 뒷받침하는 실험 결과와 함께 본 논문에서 처음으로 제시되었다.
