The market for digital radio frequency personal communication devices is rapidly expanding with the development of new services and applications as well as adaptability to multiple wireless communication standards. This dissertation shows that oversampled sigma-delta modulators are uniquely suited to channel select filtering for multi-standard capability. It proposes a new concept of sigma-delta modulator structure, named hybrid integrator, and a new method of overload detection, named overload estimator, for resolving critical problems such as overloading, saturation, and non-linearity of internal multi-bit DAC. These proposed schemes can be adapted to some topologies of sigma-delta modulator. The performances of the new architectures are better than those of the conventional architectures. Furthermore, they can make higher order single stage multi-bit sigma-delta modulator be possible with minimum performance degradation. Two implementation examples are provided. And especially, this dissertation intensively analyzes the circuit imperfections according to a finite op-amp DC gain and capacitor mismatches, which are very important factors into digital compensation methods.
In this dissertation, an adaptive clock recovery, which is employs a dual-loop digital PLL (DPLL), is designed for both fast acquisition of input frequency and phase in the short initial preamble period and substantial jitter reduction in the steady-state in wireless communication applications. And a bandwidth adjusting (adaptive) algorithm is presented, which allow both fast acquisition and significant jitter reduction for each different noise environment and hardware requirement. This algorithm, based on the recursive least squares (RLS) criterion, suggest an optimal sequence of control parameters for a dual-loop DPLL which achieves the fastest initial acquisition time by trying to minimize the jitter variance in any given time instant.
This dissertation also proposes a low power high performance DSP processor designed for wireless communication applications. The DSP, named MIGHTI, has some special instructions that allow instruction pipelining for the compound operations. MIGHTI includes a low-power triple-port 16K-word on-chip SRAM with a flexible-port configuration, increasing memory access bandwidth substantially. It also supports an optimized block transfer DMA interface. With MIGHTI, the IS136 baseband function that normally requires 51.8MIPS in a conventional DSP, is now delivered in just 33MIPS. MIGHTI is implemented in a 3.3-volt 0.6-um TLM CMOS technology, and operates at 40MHz. The entire DSP including the on-chip memory consumes 43.3mW.
본 논문을 통해 무선 통신 시스템 ( IS136 TDMA 시스템 )용 기저대역 신호처리기의 성능향상을 위한 연구가 수행되었다. 기저대역 신호처리기에 사용되는 중요한 소자중 하나인 아날로그/디지털 변환기를 구현하기 위하여 사용되는 시그마-델타 변조기의 새로운 구조인 혼합형 시그마-델타 변조기 (Hybrid Sigma-Delta Modulator)를 제안하였다. 이 시그마-델타 변조기는 고차임에도 불구하고 안정성을 보장함과 동시에 내부의 디지털/아날로그 변환기의 선형성 문제를 해결한 새로운 구조이다. 현대 0.65um 2P2M CMOS 공정을 이용하여 칩을 제작하였고, 16X OSR (Oversampling Ratio)에 SNR이 72dB, SNDR이 69dB, Dynamic Range가 73dB로 12-비트의 분해도를 보였다.
또한 클럭복원회로를 위하여 TDMA 환경에 맞는 디지털 적응 이중루프 PLL (Digital Adaptive Dual-loop PLL)를 구현하였다. RLS (Recursive Least Square) 알고리즘을 사용했으며 머티 패스, 페이딩과 같은 무선 통신 환경에도 대처할 수 있는 클럭복원기를 설계하였다. 이 또한 LG 0.6um 1P3M CMOS 공정으로 칩을 제작하였다.
마지막으로 무선 통신 시스템용 모뎀 (Modem)과 보코더 (Vocoder) 알고리즘을 효과적으로 수행하기 위한 DSP Processor의 구조를 구현하였다. 이 구조는 저전력으로 위의 알고리즘을 수행할 수 있도록 명령어 집합을 최적화하였고, 여러가지 저전력 설계기술을 사용하여 저전력을 요하는 무선 통신 시스템에 적합하도록 설계하였다. LG 0.6um 1P3M CMOS 공정을 사용하여 칩을 제작하였으며, 최대 3.3V에서 40MHz로 동작하며, 32K-word의 내부 3-포트 메모리를 가지고 있다.
이 모든 것을 칩으로 구현하여 성능향상을 보이고 전력소모를 줄임으로써 전체 시스템의 전반적인 개선을 이룩하였다.
