Firstly, this paper describes a design methodology for low-noise ring-type CMOS RF VCO (voltage-controlled oscillator). To reduce the VCO phase noise, a noble delay cell with full switching and fast slewing is proposed. Dual delay path technique is also used in routing the delay cells to achieve high oscillation frequency, and to get a wide tuning range. By using the delay cell and the routing method, a 900 MHz VCO is fabricated in a 0.6 mm CMOS technology. The VCO operates at 750MHz to 1.2 GHz and the tuning range is as large as 50 %. The measured results of the phase noise are -101 dBc/Hz at 100 kHz offset, and -117 dBc/Hz at 600 kHz offset from the carrier frequency. This value is comparable to that of LC based integrated oscillators.
Secondly, a noble edge-combing method to implement a fractional-N frequency synthesizer is proposed. By combining the edges of the multi-phase signals generated by the ring-type VCO, fractional frequency dividing is directly performed without dithering or phase compensation causing fractional spurs or quantization noise. The fractional divider maximizes the loop bandwidth of the PLL, to reduce the effect of the close-in phase noise of the VCO on overall phase noise.
Finally, this paper describes a self-calibration method to compensate the delay mismatches between the delay cells in a ring oscillator. The self-calibration circuit in the PLL continuously adjusts delay mismatches among delay cells in the ring oscillator, eliminating the I/Q phase error. It also reduces the fractional spurs found in an edge-combing fractional divider due to the delay mismatches. With the calibration loop, the I/Q oscillating signals can be picked from the multi-phase signals with less than 0.2℃ phase offset.
The edge-combing frequency synthesizer PLL including the self-calibration circuit is implemented in 0.35㎛ CMOS technology. It operates from 1.7 GHz to 1.9 GHz and the closed-loop phase noise is -105 dBc/Hz at 100 kHz offset from the carrier. The overall circuit consumes 20 mA from a 3.0 V power supply.
본 논문은 CMOS공정을 이용하여 이동 통신에 사용 가능한 저 잡음의 주파수 합성기의 설계 방법을 제시한다.
첫번째로 CMOS 공정을 이용하여 저 잡음의 RF 링 발진기를 설계하는 방법론을 제안한다. 링 형태의 전압제어 발진기의 위상 잡음을 줄이기 위해 트랜지스터들이 완전히 on/off되며 출력 천이 시간이 짧은 새로운 타입의 지연 셀을 설계하였으며 각 지연 셀을 연결하는데 있어서도 dual delay path routing 방법을 이용함으로써 높은 주파수와 넓은 튜닝 특성을 함께 얻을 수 있도록 하였다. 이러한 지연 셀과 routing 방법을 이용하여 900 MHz의 발진 신호를 만들어내는 전압 제어 발진기(VCO)가 0.6㎛ CMOS 공정을 이용하여 제작되었으며 제작된 VCO의 동작 주파수 영역은 750 MHz 에서 1.2 GHz, 측정된 위상 잡음은 캐리어로부터 100 kHz 옵셋에서 -101 dBc/Hz, 600 kHz 옵셋에서 -117 dBc/Hz 이다.
두 번째로 edge-combining이라는 새로운 방법을 고안하여 fractional-N 형태의 주파수 합성기를 설계하였다. 기 설계된 링 타입의 VCO로부터 발생되는 다 위상 신호들을 조합하여 dithering 이나 위상 보정 방법 등을 사용하지 않고 분수 배로 주파수를 분주하는 fractional divider를 직접적으로 구현함으로써 fractional spu나 quantization 잡음 문제가 해결된 fractional-N 합성기를 설계하였다. 이러한 방식의 fractional-N 합성기는 근사적인 주파수 분주 시 발생하는 잡음 걱정 없이 PLL의 루프대역을 최대화할 수 있고 이를 통해 VCO의 close-in 위상 잡음의 영향을 줄일 수 있으므로 비교적 잡음 성능이 좋지않은 VCO를 이용해서도 이동 통신용 주파수를 합성할 수 있다.
마지막으로 링 발진기의 각 지연 셀간의 지연 시간 mismatch를 자동으로 보정할 수 있는 자기 보정 방법을 제안하였다. 지연 셀 간의 지연 시간 mismatch는 링 발진기에서 I/Q 발진 신호를 뽑아서 사용할 경우 I/Q 간 위상 에러를 발생시킬 수도 있고 edge-combing 타입의 주파수합성기에서는 원치 않은 spur 잡음을 발생시키기도 한다. 설계된 자기 보정 회로는 PLL과 결합하여 background에서 링 발진기의 지연 셀간의 mismatch를 보정하며 이를 통해 0.2˚ 이하의 위상 에러를 갖는 I/Q 발진신호를 링 발진기로부터 얻을 수 있다.
자기 보정 회로를 포함한 edge-combining 주파수 합성기는 0.35㎛ CMOS 공정을 이용하여 설계, 제작되었으며 동작주파수는 1.7 GHz에서 1.9 GHz, 측정된 위상잡음은 캐리어로부터 100 kHz 옵셋에서 -105 dBc/Hz 이고 3.0 V 전원 전압에서 20 mA의 전류를 소모한다.
