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Over GHz low-power RF clock distribution for a multi-processor digital system = 다중 프로세서 디지털 시스템을 위한 기가헤르쯔급 RF 클럭 분배
서명 / 저자 Over GHz low-power RF clock distribution for a multi-processor digital system = 다중 프로세서 디지털 시스템을 위한 기가헤르쯔급 RF 클럭 분배 / Woong-Hwan Ryu.
저자명 Ryu, Woong-Hwan ; 류웅환
발행사항 [대전 : 한국과학기술원, 2001].
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초록정보

Conventional digital clock distribution for a multiprocessor system using global clocking poses a severe power consumption problem for GHz clock distribution because of transmission line losses, and it poses difficult signal integrity problems due to clock skew, clock jitter, crosstalk, switching noise, and signal reflection. To overcome these conventional digital clock distribution limitations, optical clock distribution techniques, based on guided-wave optics and free-space optics, have been proposed. However, the optical clock distribution is bulky, hard to fabricate, and expensive, even though it has lower power consumption and excellent signal integrity properties. On the other hand, a salphasic clock distribution for minimizing clock skew using spatial phase properties of a standing wave has also been introduced to achieve lower design complexity and a more economical system than the conventional digital clock distribution. In the salphasic technology, a lossy transmission line does not exhibit purely salphasic behavior, and it is difficult to design a variety of distribution geometries for implementing tuning subregions. Recently, a wireless clock distribution has been proposed as an alternative interconnection system capable of distributing high frequency clock signals at the speed of light using microwave. However, this clocking scheme has very low system efficiency and occupies a lot of chip area due to a transmitting and a receiving antenna. Over GHz multiprocessor digital systems using global clocking requires a clock distribution technique seeking to achieve cost effectiveness and high-performance while minimizing power consumption, skew and jitter. This paper firstly proposes an RF clock distribution (RCD) scheme for high-speed digital applications, especially a multiprocessor computer system. The system comprises a RF clock transmitter as a clock generator, an H-tree with junction couplers as a clock distributing network and a RF receiver as a digital clock-recovery module. To define the superiority region of the RCD, quantitative comparison analysis is conducted among guided optical, digital, free-space optical and RF interconnect for board-level clock distribution with respect to the power consumption and speed. An efficient and accurate design methodology for microstrip interconnections for GHz ICs, packages, and PCBs for the RCD is proposed. In addition, this paper first reports system power and signal integrity analysis results including skew, jitter, impedance mismatch, and noise for the RCD, especially in the GHz range. Based on this analysis, a novel signal integrity design methodology for RF clock distribution systems is proposed. The clock skew and jitter created by process parameter variations are modeled and predicted. In addition, an EMI analysis for a 2 GHz 16-node board-level RCD network is conducted using 3-D full-wave electromagnetic (EM) simulation. An EMI issue is found to be crucial for over 1 GHz. The RCD as a low power and high performance clocking method is demonstrated up to 2 GHz using HP`s Advanced Design System (ADS) simulation, considering microwave frequency interconnection models and process parameter variations. Test vehicles for both 2 GHz 16-node and 5 GHz 64-node board-level RF clock distribution networks were implemented and measured using thin, low-loss, and low permittivity Rogers® RO3003 high-frequency organic substrate. The 2-GHz 16-node test vehicle has the maximum 8-ps skew and 20-% amplitude imbalance. Also, for 5-GHz RCD test vehicle, the maximum skew and jitter are 20 ps and 5 ps respectively. The root mean square of jitter is below 2 ps. Consequently, signal integrity problems including the skew and the jitter values are negligible for a 2-GHz clock distribution system. In addition, the RCD receiver scheme is designed and tested up to 1.5 GHz. The two-phase clock receiver for RCD scheme has demonstrated less than 2-ps dead time and 3-ps skew time. Consequently, the RCD should be very useful for the next generation GHz clocking scheme for multiprocessor digital systems.

글로벌 클럭킹을 이용한 멀티 프로세서 디지털 시스템에서 전통적인 디지털 클럭 분배는 심각한 전력 소모와 클럭 스큐, 클럭 지터, 신호 반사 등과 같은 신호 무결성 문제들에 직면하고 있다. 이는 특히 주파수가 기가헤르쯔 대역으로 접근할수록 더욱 심각해 지고 있다. 이러한 문제들을 극복하기위해 광도파관이나 홀로그램을 이용한 광클럭분배 기술이 제안되어졌다. 하지만, 이 기술은 신호 무결성 특성이 좋고 전자파 장해가 없다는 장점이 있으나 시스템의 부피가 워낙 크고 공정이 어려우며 모듈이 비싸기 때문에 현재로써는 이 기술을 적용하기에 무리가 있다. 또한, 몇몇 RF 기술을 이용한 클럭 분배들도 제안되어지고 있다. 그 기술로는 salphasic 클럭 분배 기술과 wireless 클럭 분배 기술이 있다. 하지만 전자의 경우는 손실 있는 전송선의 경우 salphasic 현상의 구현이 어렵고 인터커넥션 길이의 제한을 가져와 설계의 폭을 줄이게 된다. 그리고 후자의 경우 안테나의 낮은 효율로 인해 시스템의 전체의 에너지 효율이 떨어지며 칩상에 안테나를 만들기 위해서는 너무 많은 면적을 소모하게 되는 단점이 존재한다. 따라서, 글로벌 클럭분배를 이용한 멀티 프로세서 디지털 시스템에서 기가헤르쯔 대역의 클럭분배를 위해서 비용 효과성을 가지고 전력을 최소화하며 신호 무결성 특성이 좋은 클럭분배 기술이 요구되고 있다. 이 논문는 글로벌 클럭분배를 이용한 멀티 프로세서 디지털 시스템에서 기가헤르쯔 대역의 클럭분배를 위해서 RF 도파관 인터커넥션 기술을 이용한 RF 클럭분배를 새로이 제안을 한다. 이 연구는 몇몇 클럭분배 시스템의 에너지 효율을 분석 및 비교 함으로써 RF 클럭분배의 우월한 영역을 주파수와 프로세서 수에 따라서 정의 하였다. 이 RF 클럭분배 시스템을 구성하는 기가헤르쯔 칩, 패키지, 인쇄회로기판 상의 인터커넥션 예측을 위해 효율적이면서 정확한 인터커넥션 모델링과 설계 방법론이 제안 되어진다. 더욱이 RF 클럭 시스템의 전력 소모와 클럭 스큐, 클럭 지터, 신호 반사, 잡음등을 포함한 신호 무결성 분석도 이루어진다. 이 분석을 통해 RF 클럭 시스템의 새로운 신호 무결성 설계를 위한 방법론이 제안되어진다. 또한 공정 변화에 따른 신호 무결성의 영향도 분석되어 이 영향을 보여 준다. 뿐만 아니라 3차원 fullwave 전자파 시뮬레이션을 이용해 전자파 장해 문제도 연구되어진다. 이 시뮬레이션을 위해 2GHz, 16개의 프로세서를 가진 3차원 모델이 이용 되어졌다. 이 결과 주파수가 기가헤르쯔인 영역에서 전자파 장해의 영향이 심각함을 알수 있었다. 마지막으로, HP ADS응 이용한 공정 및 설계 변수를 고려한 통계적인 시뮬레이션을 통해 저전력 고성능 RF 클럭 분배를 기가헤르쯔 대역에서 구현할 수 있음을 보였다. RF 클럭 분배의 실험을 위해 2GHz 와 16개 노드 및 5GHz와 64 노드를 가진 125 m 두께를 가진 Rogers® RO3003 보드 레벨 클럭 분배가 실험 되어진다. 또한 일반적인 1mm 두께를 가진 FR-4 보드에 2GHz 및 16개, 32개 노드에 대해서도 실험 되어진다. 그리고 이들 결과는 비교 분석 되어진다. Rogers® RO3003 보드 위의 클럭 분배망에서 CASCADE 프로브를 이용해 측정한 결과 2GHz 와 16개 노드의 경우 8ps 최대 스큐와 20% 전압레벨 불균형을 가졌으며 5GHz와 64 노드를 가지는 경우에는 20ps 최대 스큐와 5ps 지터를 가진다. 더욱이 두개의 위상을 가진 RF 클럭분배 수신기를 1.5GHz까지 설계되어지고 측정되어졌다. 이 때 두 클럭 신호 사이에는 2ps 데드 시간과 3ps 스큐 시간을 가짐을 측정했다. 결과적으로 이 연구를 통해 RF 클럭분배 기술이 다중 프로세서 디지털 시스템의 차세대 클럭킹 기술로 매우 유용함을 증명 하였다.

서지기타정보

서지기타정보
청구기호 {DEE 01065
형태사항 xi, 141 p : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 류웅환
지도교수의 영문표기 : Joung-Ho Kim
지도교수의 한글표기 : 김정호
수록잡지명 : "RF interconnect for multi-gbit/sec board-level clock distribution". IEEE transaction on advanced packaging, v.23 no.3, pp. 398-407 (2000)
수록잡지명 : "Embedded microstrip structures for giga-hertz digital interconnection lines". IEEE transaction on advanced packaging, v.23 no.3, pp. 495-503 (2000)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 135-141
주제 RF Clock Distribution
Multi-Processor Digital System
GHz Low-Power Clock Distribution
Signal Integrity
EMI
RF 클럭 분배
기가헤르쯔급 클럭 분배
저전력 클럭 분배
다중 프로세서 디지털 시스템
신호 무결성
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